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J-GLOBAL ID：201403065380175835

縦型複合パワーMOSFET

Inventor： 山下 泰典 ,  中沢 芳人
Applicant, Patent owner： ルネサスエレクトロニクス株式会社
Agent (1)： 玉村 静世
Gazette classification：公開公報
Application number (International application number)：2013050049
Publication number (International publication number)：2014175640
Application date： Mar. 13, 2013
Publication date： Sep. 22, 2014
Summary：

【課題】縦型パワーMOSFET等のパワー系半導体素子を複数個、単一の半導体チップに集積する場合、通常、個別の素子のセル構造およびチップ周辺構造をほぼそのまま集積するのが一般的である。しかし、本願発明者等が具体的な複合デバイスを検討したところによると、このような単純集積型レイアウトでは、チップ周辺構造が占有する面積が、必要以上に大きくなってしまうことが明らかとなった。これは、たとえば、縦型パワーMOSFETについて言えば、個別の素子のソースドレイン耐圧は、比較的高いとしても、複数の素子間のソース間耐圧は、同等に高いとは、限らないからである。【解決手段】本願発明は、縦型複合パワーMOSFETにおいて、二つのソース電位領域間を分離領域で分離し、その中に多重フローティングフィールドリングを設けたものである。【選択図】図1

Claim (excerpt)：

以下を含む縦型複合パワーMOSFET: (a)第1の主面および第2の主面を有し、第1のパワーMOSFETおよび第2のパワーMOSFETが形成された半導体基板; (b)前記半導体基板の前記第2の主面の表面領域に設けられ、第1導電型を有する共通ドレイン領域; (c)前記半導体基板の前記第1の主面の表面領域に設けられ、前記第1導電型を有する前記第1のパワーMOSFETを構成する第1のソース電位領域; (d)前記半導体基板の前記第1の主面の表面領域に設けられ、前記第1導電型を有する前記第2のパワーMOSFETを構成する第2のソース電位領域; (e)前記第1の主面に於いて、前記第1のソース電位領域を囲み、前記第2のソース電位領域との間を分離する分離領域; (f)前記分離領域内に設けられた第1の多重フローティングフィールドリング。

IPC (6)：

H01L 29/78 ,  H01L 29/06 ,  H01L 21/336 ,  H01L 21/823 ,  H01L 27/088 ,  H01L 27/08

FI (8)：

H01L29/78 652S ,  H01L29/78 652F ,  H01L29/78 653A ,  H01L29/78 652P ,  H01L29/78 658F ,  H01L29/78 652E ,  H01L27/08 102E ,  H01L27/08 331B

F-Term (22)：

5F048AA01 ,  5F048AA05 ,  5F048AC01 ,  5F048AC06 ,  5F048BA06 ,  5F048BB01 ,  5F048BB03 ,  5F048BB06 ,  5F048BB09 ,  5F048BB19 ,  5F048BC01 ,  5F048BC03 ,  5F048BC12 ,  5F048BD07 ,  5F048BD10 ,  5F048BF02 ,  5F048BF07 ,  5F048BF15 ,  5F048BF16 ,  5F048BF18 ,  5F048BH06 ,  5F048CB07