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J-GLOBAL ID：201502209639676427   Reference number：15A0969279

Task Mapping Method for Hierarchical Many-core Processor Architectures

階層構造を持つメニーコアアーキテクチャへのタスクマッピング

Author (2)： ABURADANI SO (名古屋大 大学院情報科学研究科) ,  EDAHIRO MASATO (名古屋大 大学院情報科学研究科)
Material： 情報処理学会論文誌ジャーナル(Web)
Volume： 56  Issue： 8  Page： 1568-1581 (WEB ONLY)  Publication year： Aug. 15, 2015 
JST Material Number： U0452A  ISSN： 1882-7764  Document type： Article
Article type： 原著論文  Country of issue： Japan (JPN)  Language： JAPANESE (JA)

Thesaurus term： *computer architecture ,  microprocessor ,  multiprocessor system ,  hierarchical structure ,  clustering ,  scheduling ,  *many core architecture ,  task scheduling ,  multi-core processor ,  modification
Semi thesaurus term： multi-core ,  clustering

JST classification (1)： System programmings in general  (JD03010Y)

Reference (20)：

• Agarwal, T. et al.: Topology-aware task mapping for reducing communication contention on large parallel machines, 20th International Parallel and Distributed Processing Symposium, IPDPS 2006, IEEE (2006).
• Balfour, J. and Dally, W.J.: Design tradeoffs for tiled CMP on-chip networks, Proc. 20th Annual International Conference on Supercomputing, ACM (2006).
• Dick, R.P., Rhodes, D.L. and Wolf, W.: TGFF: Task graphs for free, Proc. 6th International Workshop on Hardware/Software Codesign, IEEE Computer Society (1998).
• de Dinechin, B.D. et al.: A Distributed Run-Time Environment for the Kalray MPPA-256 Integrated Manycore Processor, Procedia Computer Science, Vol.18, pp.1654-1663 (2013).
• Edahiro, M. and Yoshimura, T.: New placement and global routing algorithms for standard cell layouts, Proc. 27th ACM/IEEE Design Automation Conference, ACM (1991).

Terms in the title (4)： 階層構造 ,  メニーコアアーキテクチャ ,  タスク ,  マッピング