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J-GLOBAL ID：201502252897619030   Reference number：15A0682544

20k-spin Ising Chip for Combinational Optimization Problem with CMOS Annealing

CMOSアニーリングによる組合せ最適化問題用20k回転Isingチップ

Author (6)： YAMAOKA Masanao (Hitachi, Tokyo, JPN) ,  YOSHIMURA Chihiro (Hitachi, Tokyo, JPN) ,  HAYASHI Masato (Hitachi, Tokyo, JPN) ,  OKUYAMA Takuya (Hitachi, Tokyo, JPN) ,  AOKI Hidetaka (Hitachi, Tokyo, JPN) ,  MIZUNO Hiroyuki (Hitachi, Tokyo, JPN)
Material： Digest of Technical Papers. IEEE International Solid-State Circuits Conference  (ISSCC)
Volume： 2015  Page： 432-433,433(1)  Publication year： 2015 
JST Material Number： D0753A  ISSN： 0193-6530  Document type： Proceedings
Article type： 短報  Country of issue： United States (USA)  Language： ENGLISH (EN)

Thesaurus term： *CMOS structure ,  *annealing(heat treatment) ,  *combinatorial optimization problem ,  *SRAM ,  *Ising model ,  ground state ,  *computer ,  computer architecture ,  *problem solving ,  *semiconductor chip ,  state ,  spin ,  minimum value ,  power efficiency ,  interaction ,  *scaling
Semi thesaurus term： von Neumann type computer ,  spin state ,  global minimum

JST classification (2)： Semiconductor integrated circuit  (NC03162T) ,  Computer systems and hardware in general  (JC01000W)

Terms in the title (3)： CMOS ,  アニーリング ,  組合せ最適化問題