Pat

J-GLOBAL ID：201503013709407838

スキャン非同期記憶素子およびそれを備えた半導体集積回路ならびにその設計方法およびテストパターン生成方法

Inventor： 大竹 哲史 ,  岩田 大志 ,  井上 美智子
Applicant, Patent owner： 国立大学法人 奈良先端科学技術大学院大学
Agent (1)： 特許業務法人前田特許事務所
Gazette classification：特許公報
Application number (International application number)：2012520292
Patent number：5761819
Application date： Jun. 15, 2011
Claim (excerpt)：

【請求項1】 nを2以上の整数とするn入力の非同期記憶素子と、 nビットの信号入力およびスキャン入力から前記非同期記憶素子のn入力を生成するスキャン制御論理回路とを備え、 前記スキャン制御論理回路は、与えられた制御信号が第1のビットパターンのときは前記信号入力を、第2のビットパターンのときは前記スキャン入力を、それ以外のときは前記非同期記憶素子が前の値を保持するビットパターンを、それぞれ前記非同期記憶素子のn入力として出力とする ことを特徴とするスキャン非同期記憶素子。

IPC (1)：

G01R 31/28 ( 200 6.01)

FI (2)：

G01R 31/28 G ,  G01R 31/28 V