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J-GLOBAL ID：201503013838133833

半導体デバイスの製造方法

Inventor： 鎌田 善己 ,  手塚 勉
Applicant, Patent owner： 株式会社東芝
Agent (11)： 蔵田 昌俊 ,  福原 淑弘 ,  野河 信久 ,  峰 隆司 ,  河野 直樹 ,  砂川 克 ,  井関 守三 ,  井上 正 ,  佐藤 立志 ,  岡田 貴志 ,  堀内 美保子
Gazette classification：公開公報
Application number (International application number)：2014039050
Publication number (International publication number)：2015162668
Application date： Feb. 28, 2014
Publication date： Sep. 07, 2015
Summary：

【課題】良好な結晶性の半導体層を用いた半導体デバイスを提供する。【解決手段】本発明の例に関わる半導体デバイスの製造方法は、基板90上に、下地層10を形成する工程と、下地層10上に、第1部分111,111Yと第2部分115とを含む非晶質の半導体層11Xを形成する工程と、第2部分115の下方の下地層10が残存するように、第1部分111Y,111の下方の下地層を除去する工程と、第1部分111,111Yの下方に空洞900が設けられた状態での加熱処理によって、第2部分115から第1部分111,111Yに向かう方向の結晶成長によって、半導体層11Xを結晶化させる工程と、を含む。【選択図】図9

Claim (excerpt)：

基板上に、下地層を形成する工程と、 前記下地層上に、所定の線幅の第1部分と前記第1部分に接続された第2部分とを含む非晶質の半導体層を形成する工程と、 前記第2部分の下方の前記下地層が残存するように、前記第1部分の下方の前記下地層を除去する工程と、 前記第1部分の下方に空洞が設けられた状態での加熱処理によって、前記第2部分から前記第1部分に向かう方向の結晶成長によって、前記半導体層を結晶化させる工程と、 を具備することを特徴とする半導体デバイスの製造方法。

IPC (3)：

H01L 21/20 ,  H01L 21/336 ,  H01L 29/786

FI (5)：

H01L21/20 ,  H01L29/78 627G ,  H01L29/78 618B ,  H01L29/78 626C ,  H01L29/78 627C

F-Term (56)：

5F110AA30 ,  5F110BB03 ,  5F110BB05 ,  5F110BB11 ,  5F110CC10 ,  5F110DD05 ,  5F110DD12 ,  5F110DD13 ,  5F110DD17 ,  5F110DD21 ,  5F110DD24 ,  5F110DD25 ,  5F110EE01 ,  5F110EE05 ,  5F110EE22 ,  5F110EE30 ,  5F110EE44 ,  5F110FF01 ,  5F110FF27 ,  5F110GG01 ,  5F110GG02 ,  5F110GG03 ,  5F110GG13 ,  5F110GG23 ,  5F110GG30 ,  5F110GG32 ,  5F110GG34 ,  5F110GG43 ,  5F110HK01 ,  5F110HL02 ,  5F110HL03 ,  5F110HL23 ,  5F110HL27 ,  5F110HM04 ,  5F110HM07 ,  5F110NN02 ,  5F110NN33 ,  5F110PP10 ,  5F110PP13 ,  5F110PP36 ,  5F110QQ03 ,  5F110QQ11 ,  5F152AA06 ,  5F152BB02 ,  5F152CC08 ,  5F152CD05 ,  5F152CD09 ,  5F152CD13 ,  5F152CD17 ,  5F152CD22 ,  5F152CD24 ,  5F152CE06 ,  5F152CE16 ,  5F152CF17 ,  5F152EE15 ,  5F152FF21