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J-GLOBAL ID：201503020968122316

設計方法およびプログラム

Inventor： 金本 俊幾
Applicant, Patent owner： ルネサスエレクトロニクス株式会社
Agent (1)： 玉村 静世
Gazette classification：公開公報
Application number (International application number)：2013156238
Publication number (International publication number)：2015026296
Application date： Jul. 29, 2013
Publication date： Feb. 05, 2015
Summary：

【課題】高耐圧トランジスタと通常耐圧トランジスタを単一チップに集積した半導体装置のノイズ解析のためのシミュレーションを実用的な計算処理時間で実行する。【解決手段】LSIのネットリストとそれを含むテストベンチを使った第1の回路シミュレーションを行うことにより、ネットリストにおいて接地電位よりも低い負電位レベルとなりうる負電位ノードを抽出する。抽出した負電位ノードをエミッタとし、LSIの基板をベースとし、ネットリストに含まれるMOSFETのバックゲートをコレクタとする寄生バイポーラトランジスタを、ネットリストに付加して、テストベンチを使った第2の回路シミュレーションを行う。第2の回路シミュレーションにより、抽出された寄生バイポーラを含むネットリストが、所定の信号仕様を満足するか否かの判定を行う。【選択図】図1

Claim (excerpt)：

n型半導体基板上に複数のMOSFETが形成された半導体装置の設計方法であって、負電位ノード抽出ステップと、寄生バイポーラトランジスタ付加ステップと、判定ステップとを含み、電子計算機上で動作するプログラムによって実行され、 前記負電位ノード抽出ステップは、前記半導体装置のネットリストと前記ネットリストを含むテストベンチを使った第1の回路シミュレーションを行うことにより、前記ネットリストにおいて接地電位よりも低い負電位レベルとなりうる負電位ノードを抽出し、 前記寄生バイポーラトランジスタ付加ステップは、前記負電位ノードをエミッタとし前記半導体装置の基板をベースとし前記ネットリストに含まれるMOSFETのバックゲートをコレクタとする寄生バイポーラトランジスタを、前記ネットリストに付加し、 前記判定ステップは、前記寄生バイポーラトランジスタが付加された前記ネットリストに対して前記テストベンチを使った第2の回路シミュレーションを行うことにより、所定の信号仕様を満足するか否かの判定を行う、設計方法。

IPC (2)：

G06F 17/50 ,  H01L 21/82

FI (3)：

G06F17/50 666V ,  G06F17/50 666L ,  H01L21/82 T

F-Term (10)：

5B046AA08 ,  5B046BA03 ,  5B046JA04 ,  5F064CC02 ,  5F064CC22 ,  5F064CC23 ,  5F064EE45 ,  5F064HH06 ,  5F064HH09 ,  5F064HH10