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J-GLOBAL ID：201802228025904740   Reference number：18A0727590

The Design and Implementation of Scalable Deep Neural Network Accelerator Cores

スケーラブルなディープニューラルネットワーク加速器コアの設計と実装【JST・京大機械翻訳】

Author (8)： Sakamoto Ryuichi ,  Takata Ryo ,  Ishii Jun ,  Kondo Masaaki ,  Nakamura Hiroshi ,  Ohkubo Tetsui ,  Kojima Takuya ,  Amano Hideharu
Material： IEEE Conference Proceedings  (IEEE Conf Proc)
Volume： 2017  Issue： MCSoC  Page： 13-20  Publication year： 2017 
JST Material Number： W2441A  Document type： Proceedings
Article type： 原著論文  Country of issue： United States (USA)  Language： ENGLISH (EN)

Abstract/Point： Due to the recent advances in ...

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Thesaurus term： computer architecture ,  algorithm ,  power efficiency ,  flexibility ,  bandwidth ,  portable telephone ,  *network ,  application program ,  embedded system ,  *neural network (biomodel) ,  interface ,  *accelerator ,  memory access ,  *deep neural network
Semi thesaurus term： 埋込みシステム , 【Automatic Indexing@JST】

JST classification (2)： Computer networks  (JC03000K) ,  Computer system development  (JD02010R)

Terms in the title (5)： ディープニューラルネットワーク ,  加速器 ,  コア ,  設計 ,  実装