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J-GLOBAL ID：201802234105574304   Reference number：18A1180641

An Efficient Binary Comparator Design Method for Strip-Mining and Loop-Tiling

ストリップマイニングとループタイル化のための効率的なバイナリコンパレータ設計法

Author (4)： SHIBATA Naoaki (Nippon Inst. of Technol.) ,  KONDO Hiroto (Nippon Inst. of Technol.) ,  MIYAI Hiiro (Nippon Inst. of Technol.) ,  NAKAMURA Kazuhiro (Nippon Inst. of Technol.)
Material： 回路とシステムワークショップ論文集(CD-ROM)
Volume： 31st  Page： ROMBUNNO.C4-1  Publication year： 2018 
JST Material Number： F2105A  Document type： Proceedings
Article type： 原著論文  Country of issue： Japan (JPN)  Language： ENGLISH (EN)

Thesaurus term： higher dimension ,  *comparator ,  *FPGA ,  *data processing system ,  *fast computation ,  quantity survey ,  *consumed electric power ,  *delay ,  optimization method ,  data ,  exclusive OR circuit ,  hardware description language ,  *loop circuit ,  area ,  operator (mathematics) ,  accelerator ,  Verilog
Semi thesaurus term： Power-Delay Product ,  operand ,  面積遅延積

JST classification (2)： Logic circuits  (NC05070B) ,  Special-purpose arithmetic and control units  (JC04030Y)

Terms in the title (6)： ストリップ ,  ループ ,  タイル ,  バイナリ ,  コンパレータ ,  設計法