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J-GLOBAL ID：201802254782503981   Reference number：18A1606068

A Min-Sum LDPC Decoder with Variable Parallelism and Its Memory Bank Access Scheduling Method

並列度可変なMin-Sum LDPC復号器とそのメモリバンクアクセススケジューリング手法

Author (4)： WATANABE TAISHI (北大 大学院情報科学研究科) ,  TSUTSUI HIROSHI (北大 大学院情報科学研究科) ,  IMAGAWA TAKASHI (立命館大 情報理工) ,  MIYANAGA YOSHIKAZU (北大 大学院情報科学研究科)
Material： 映像情報メディア学会技術報告
Volume： 42  Issue： 23(BCT2018 60-72)  Page： 47-50  Publication year： Jul. 19, 2018 
JST Material Number： S0209A  ISSN： 1342-6893  Document type： Proceedings
Article type： 原著論文  Country of issue： Japan (JPN)  Language： JAPANESE (JA)

Thesaurus term： *parity check ,  *parallel processing ,  memory(computer) ,  accessibility ,  *scheduling ,  error correcting capability ,  coder ,  decoder ,  throughput ,  performance evaluation
Semi thesaurus term： *LDPC ,  memory bank ,  回路面積

JST classification (3)： Digital computer systems in general  (JC02010O) ,  Code theory  (ND02030R) ,  Operating systems  (JD03020J)

Terms in the title (3)： LDPC ,  復号器 ,  手法