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J-GLOBAL ID：201803002857098330

化合物半導体の縦型MOSFETおよびその製造方法

Inventor： 永松 謙太郎 ,  天野 浩 ,  本田 善央 ,  出来 真斗
Applicant, Patent owner： 国立大学法人名古屋大学
Agent (1)： 特許業務法人快友国際特許事務所
Gazette classification：公開公報
Application number (International application number)：2016255831
Publication number (International publication number)：2018107407
Application date： Dec. 28, 2016
Publication date： Jul. 05, 2018
Summary：

【課題】化合物半導体の縦型MOSFETの新規構造およびその製造方法を提供すること。【解決手段】化合物半導体の縦型MOSFETを製造する方法は、基板の表面に第1導電型の耐圧維持層を形成する工程を備える。耐圧維持層の表面の一部に、マスク層を形成する工程を備える。耐圧維持層のマスク層で覆われていない表面を起点として、少なくとも一部が第2導電型である第1層を耐圧維持層の表面にエピタキシャル成長させるとともに、第1導電型の第2層を第1層の表面にエピタキシャル成長させる工程を備える。マスク層で覆われている耐圧維持層の表面を底部とするトレンチを自己整合的に形成する工程を備える。トレンチを介してマスク層を除去する除去工程を備える。トレンチ内に、ゲート絶縁膜およびゲート電極を形成する工程を備える。【選択図】図1

Claim (excerpt)：

化合物半導体の縦型MOSFETを製造する方法であって、 基板の表面に第1導電型の耐圧維持層を形成する耐圧維持層形成工程と、 前記耐圧維持層の表面の一部に、マスク層を形成するマスク形成工程と、 前記耐圧維持層の前記マスク層で覆われていない表面を起点として、少なくとも一部が第2導電型である第1層を前記耐圧維持層の表面にエピタキシャル成長させるとともに、第1導電型の第2層を前記第1層の表面にエピタキシャル成長させる成長工程であって、前記基板に垂直な方向の成長速度が前記基板と水平な方向の成長速度よりも高い条件を使用することで、前記マスク層で覆われている前記耐圧維持層の表面を底部とするトレンチを自己整合的に形成する前記成長工程と、 前記成長工程の後に、前記トレンチを介して前記マスク層を除去する除去工程と、 前記マスク層を除去することで露出した前記耐圧維持層の表面を底面とする前記トレンチ内に、ゲート絶縁膜およびゲート電極を形成するゲート形成工程と、 を備える方法。

IPC (4)：

H01L 21/336 ,  H01L 29/78 ,  H01L 29/12 ,  H01L 21/20

FI (8)：

H01L29/78 658E ,  H01L29/78 652T ,  H01L29/78 652S ,  H01L29/78 652J ,  H01L29/78 653A ,  H01L29/78 652K ,  H01L29/78 652C ,  H01L21/20

F-Term (7)：

5F152LL05 ,  5F152LM02 ,  5F152LM04 ,  5F152MM04 ,  5F152NN09 ,  5F152NN27 ,  5F152NQ09