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J-GLOBAL ID：201803014027173817
高電圧絶縁ゲート型電力用半導体装置およびその製造方法
Inventor：
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Applicant, Patent owner：
Agent (3)：
加藤 久
, 遠坂 啓太
, 南瀬 透
Gazette classification：公開公報
Application number (International application number)：2017242749
Publication number (International publication number)：2018064115
Application date： Dec. 19, 2017
Publication date： Apr. 19, 2018
Summary：
【課題】ウエハに対するトレンチゲートの形成工程の時間が短く、ウエハの薄層化、大口径化に対応可能な、量産性の高い高電圧絶縁ゲート型電力用半導体装置を提供する。【解決手段】高電圧絶縁ゲート型電力用半導体装置は、トレンチIGBTの構造の主要部であるトレンチゲートとMOSトランジスタ構造が形成される部分を含む構造部分であるPベース層8のメサ領域の半幅S、トレンチ2の深さDTが、基準となる構造に対する小型化のスケール比率kの逆数となる関係を有し、セル幅2Wは15〜20μmで、基準となる構造と同じ長さであり、トレンチ2の深さDTは、基準となる構造が5〜6μmであり、スケール比率kが5以上である。トレンチ2内部のゲート電極7はP型ポリシリコンにより形成されている。【選択図】図2
Claim (excerpt)：
低濃度第1導電型ベース層と、
前記低濃度第1導電型ベース層の表面側に、広い間隔と狭い間隔を交互に有するように選択的に形成された複数のトレンチと、
前記トレンチの表面に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の内側に形成されたゲート電極と、
前記狭い間隔で隣り合うトレンチ間に選択的に形成された第2導電型ベース層と、
前記第2導電型ベース層の表面に選択的に形成された高濃度の第1導電型ソース層と、
前記第2導電型ベース層と第1導電型ソース層の双方に接続する第一の主電極と、
前記低濃度第1導電型ベース層の裏面側に一様に形成され、該低濃度第1導電型ベース層よりも不純物濃度の高い第1導電型バッファ層と、
該第1導電型バッファ層の表面に一様に形成された高濃度の第2導電型エミッタ層と、
該第2導電型エミッタ層の表面に形成された第2の主電極と
を有する高電圧絶縁ゲート型電力用半導体装置において、
前記第2導電型ベース層のメサ領域の半幅S、トレンチ深さDTが、基準となる構造に対する小型化のスケール比率kの逆数となる関係を有し、
セル幅2Wは、15〜20μmで、前記基準となる構造と同じ長さであり、
前記トレンチ深さDTは、前記基準となる構造が5〜6μmであり、
前記スケール比率kが5以上であり、
前記トレンチ内部のゲート電極は、P型ポリシリコンであることを特徴とする、高電圧絶縁ゲート型電力用半導体装置。
IPC (2)：
FI (4)：
H01L29/78 655A
, H01L29/78 653A
, H01L29/78 652K
, H01L29/78 655G
