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J-GLOBAL ID：201902270929502915   Reference number：19A0523188

Rebuilding synthesized design hierarchy based on instances path names of flattened netlist

平坦化ネットリストのインスタンス経路名に基づく合成設計階層の再構築【JST・京大機械翻訳】

Author (5)： Bouaziz K. (CES Research Laboratory, National School of Engineers of Sfax, University of Sfax, Tunisia) ,  Chtourou S. (CES Research Laboratory, National School of Engineers of Sfax, University of Sfax, Tunisia) ,  Marrakchi Z. (Mentor Graphics, Tunis, Tunisia) ,  Obeid A. M. (National Electronics, Comm. and Photonics Center, King Abdulaziz City for Science and Technology, Riyadh, Saudi Arabia) ,  Abid M. (CES Research Laboratory, National School of Engineers of Sfax, University of Sfax, Tunisia)
Material： IEEE Conference Proceedings  (IEEE Conf Proc)
Volume： 2016  Issue： IDT  Page： 148-153  Publication year： 2016 
JST Material Number： W2441A  Document type： Proceedings
Article type： 原著論文  Country of issue： United States (USA)  Language： ENGLISH (EN)

Abstract/Point： Hierarchical representation ca...

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Thesaurus term： computer architecture ,  FPGA ,  simplification ,  *reconstitution ,  CAD
Semi thesaurus term： Verilog ,  設計検証 ,  *ネットリスト ,  *平坦化 , 【Automatic Indexing@JST】

JST classification (3)： Medical image processing  (JE04020T) ,  NMR in general  (BM07041R) ,  Graphic and image processing in general  (JE04010I)

Terms in the title (7)： 平坦化 ,  ネットリスト ,  インスタンス ,  経路 ,  合成設計 ,  階層 ,  再構築