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J-GLOBAL ID：202002287348879377   Reference number：20A0821261

Design and Evaluation of a Power-Efficient Approximate Systolic Array Architecture for Matrix Multiplication

行列乗算のための電力効率の良い近似収縮アレイアーキテクチャの設計と評価【JST・京大機械翻訳】

Author (4)： Waris Haroon (Nanjing University of Aeronautics and Astronautics,College of EIE,Nanjing,China,211106) ,  Wang Chenghua (Nanjing University of Aeronautics and Astronautics,College of EIE,Nanjing,China,211106) ,  Liu Weiqiang (Nanjing University of Aeronautics and Astronautics,College of EIE,Nanjing,China,211106) ,  Lombardi Fabrizio (Northeastern University,Department of ECE,Boston,MA,USA,02115)
Material： IEEE Conference Proceedings  (IEEE Conf Proc)
Volume： 2019  Issue： SiPS  Page： 13-18  Publication year： 2019 
JST Material Number： W2441A  Document type： Proceedings
Article type： 原著論文  Country of issue： United States (USA)  Language： ENGLISH (EN)

Abstract/Point： Matrix multiplication (MM) is ...

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Thesaurus term： *approximation method ,  operation(mathematics) ,  hardware ,  error analysis ,  electric power application ,  DCT ,  error rate ,  normalization ,  performance index ,  compiler ,  electric power consumption ,  *computer architecture ,  *power efficiency
Semi thesaurus term： 相対誤差 ,  ディジタル信号処理 , 【Automatic Indexing@JST】

JST classification (1)： Graphic and image processing in general  (JE04010I)

Terms in the title (8)： 行列乗算 ,  電力効率 ,  近似 ,  収縮 ,  アレイ ,  アーキテクチャ ,  設計 ,  評価