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J-GLOBAL ID:202104013438006060  Research Project code:11101786

歩留まり・コストモデルに基づくテスト容易化技術を用いた低コスト・高信頼LSI設計手法の開発

歩留まり・コストモデルに基づくテスト容易化技術を用いた低コスト・高信頼LSI設計手法の開発
Study period:2011 - 2011
Organization (1):
Research responsibility: ( , 情報科学研究科, 准教授 )
Research overview:
本課題では、テスト容易化設計法(LSIの故障部分をできるだけ容易に見つけることができる設計法)がLSIチップの設計・製造に与える影響(コストと利益)を見積もるためのモデルの構築に取り組んだ。実用的なモデルの構築に向けて、現在使用されている、そして、これらからの使用が期待される5つのテスト容易化設計手法の効果を表現できるモデルを提案した。これにより各テスト容易化設計手法の設計コストと利益を比較できるようになり、環境に応じて適切なテスト容易化設計を選択できることが可能となった。今後の展開として、さらに他のテスト容易化設計法への対応と、一般のLSI設計者が利用可能なテスト容易化設計法の選択システムの構築が挙げられる。
Research program:
Organization with control over the research:
Japan Science and Technology Agency

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