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J-GLOBAL ID：200902224009843687   整理番号：08A0852454

マルチスレッド計算のための誤差許容キャッシュメモリの設計

Design of Error-Tolerant Cache Memory for Multithreaded Computing

著者 (2件)： WANG Shuo (Univ. Connecticut, CT) ,  WANG Lei (Univ. Connecticut, CT)
資料名： IEEE International Symposium on Circuits and Systems  (IEEE International Symposium on Circuits and Systems)
巻： 2008 Vol.6  ページ： 1890-1893  発行年： 2008年 
JST資料番号： A0757A  ISSN： 0271-4302  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 高チップ密度,高速度,少電力消費などの半導体集積技術の進展に伴い,高信頼計算に対する取り組み,特に,オンチップメモリ回路が注目されている。マルチスレッド計算でのスレッド間過度冗長と呼ぶ独特な現象を検討し,誤差許容メモリ設計を提案した。メモリに関するこの新しいマイクロアーキテクチャでは,不測の性能やソフトウェア誤りの補償に対する動的マッピング方策を採用した。SPEC CPU2000ベンチマークでの追跡駆動シミュレーションで提案技法の優位性を証明し,マルチスレッドマイクロプロセッサの誤差許容度が向上することを確かめた。

シソーラス用語： *マルチスレッド ,  アルゴリズム ,  *計算機プログラム ,  数値計算 ,  予測誤差 ,  許容量 ,  *キャッシュメモリ ,  計算機アーキテクチャ ,  補償 ,  ベンチマーク ,  計算機シミュレーション ,  マイクロアーキテクチャ ,  計算アルゴリズム ,  計算機利用 ,  利用
準シソーラス用語： 許容度

分類 (2件)： 記憶方式  (JC02040V) ,  論理回路  (NC05070B)

タイトルに関連する用語 (6件)： マルチスレッド ,  計算 ,  誤差 ,  許容 ,  キャッシュメモリ ,  設計