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J-GLOBAL ID：201102237849453092   整理番号：11A0174567

SSD向けエラー訂正手法の比較と符号長の動的最適化手法

Comparison of the Error Correction Methods for SSDs and Dynamic Codeword Transition ECC Scheme

著者 (5件)： 田中丸周平 (東大) ,  江角淳 (シグリード) ,  伊東充吉 (シグリード) ,  LI Kai (シグリード) ,  竹内健 (東大)
資料名： 電子情報通信学会技術研究報告  (IEICE Technical Report (Institute of Electronics, Information and Communication Engineers))
巻： 110  号： 344(ICD2010 95-128)  ページ： 147-152  発行年： 2010年12月09日 
JST資料番号： S0532B  ISSN： 0913-5685  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 日本語 (JA)

抄録/ポイント： SSD向けのエラー訂正手法として,リード・ソロモン符号やBCH符号等を訂正能力に応じて比較する。そのうえで,より高信頼性SSD向けにECC符号長の動的最適化手法を紹介する。SSDのエラー数や書き換え回数をモニターすることでECCの符号長を512バイト,1Kバイト,2Kバイト,4Kバイト...32Kバイトと徐々に長くしてゆく手法である。提案の手法による長いECCの符号長によってエラー訂正後の不良率を抑える。1つの符号後におけるパリティビットの割合がどのECCの符号長においても同じなので余分なメモリ領域は必要ではなく,そのため製造後の信頼性増加をコスト増なしに実現できる。(著者抄録)

シソーラス用語： 誤り訂正 ,  *誤り訂正符号 ,  *NAND回路 ,  *フラッシュメモリ ,  Reed-Solomon符号 ,  長さ ,  *パリティ検査 ,  不良率 ,  記憶素子 ,  信頼性 ,  *最適化手法 ,  電力消費 ,  誤り率 ,  標準 ,  品質基準
準シソーラス用語： 符号長 ,  BER【誤り率】

分類 (1件)： 半導体集積回路  (NC03162T)

引用文献 (11件)：

• TANZAWA, T. A Compact On-Chip ECC for Low Cost Flash Memories. IEEE J. Solid-State Circuits. 1997, 662-669
• MICHELONI, R. A 4Gb 2b/cell NAND Flash Memory with Embedded 5b BCH ECC for 36MB/s System Read Throughput. IEEE Int. Solid-State Circuits Conf. Dig. Tech. Pap., 2006. 2006, 497-498
• MACKAY, D. J. C. Information Theory, Inference, and Learning Algorithms. 2003
• MICHELONI, R. Error Correction Codes for Non-Volatile Memories. 2008
• GREGORI, S. On-Chip Error Correcting Techniques for New-Generation Flash Memories. Proc. IEEE. 2003, 602-616

タイトルに関連する用語 (5件)： SSD ,  エラー訂正 ,  手法 ,  符号長 ,  最適化手法