文献

J-GLOBAL ID：201102248257034137   整理番号：11A0760389

高性能DRAMキャパシタ技術の開発

著者 (6件)： 板谷秀治 (日立国際電気 半導体装置システム研) ,  小川有人 (日立国際電気 半導体装置システム研) ,  山崎裕久 (日立国際電気 富山工場) ,  境正憲 (日立国際電気 富山工場) ,  竹林雄二 (日立国際電気 富山工場) ,  三瀬信行 (日立 中研)
資料名： 日立国際電気技報  (Hitachi Kokusai Electric Technology Journal)
号： 11  ページ： 11-16  発行年： 2011年03月18日 
JST資料番号： X0673B  ISSN： 1346-5953  資料種別： 逐次刊行物 (A)
記事区分： 解説  発行国： 日本 (JPN)  言語： 日本語 (JA)

抄録/ポイント： 半導体デバイスの高集積化のために,DRAM(Dynamic Random Access Memory)の容量絶縁膜には,データを保持する容量を確保するため,低EOT(Equivalent Oxide Thickness)化とリーク電流の低減が求められている。一方,比誘電率とバンドオフセットの関係から,高誘電率な絶縁膜ほどリーク電流が増加する傾向がある。そこで,リーク電流を最小にする比誘電率を理論的に導出し,容量絶縁膜として結晶構造を制御したHfO₂膜の適用を検討した。さらに,成膜時に電極界面のEOT増加を抑制するためのAl₂O₃膜の電極界面への挿入効果や,酸化源の影響を検証した。これらの結果をもとに,TiN/HfAlO/TiNのMIM(Metal-Insulator-Metal)構造のキャパシタを試作したところ,EOTが0.7nmかつ電圧1V印加時のリーク電流が8×10^-8 A/cm²という優れた特性を得ることができた。(著者抄録)

シソーラス用語： *DRAM ,  半導体素子 ,  膜厚 ,  *漏れ電流 ,  *誘電率 ,  絶縁膜 ,  超小形回路技術 ,  *酸化ハフニウム ,  バンドオフセット ,  *コンデンサ
準シソーラス用語： EOT ,  *容量絶縁膜

分類 (2件)： 半導体集積回路  (NC03162T) ,  固体デバイス製造技術一般  (NC03030V)

引用文献 (7件)：

• 三宅: 「応用物理」, Vol.75, No.9, p.1080(2006).
• N. Mise et al.: IEDM, p.267(2009).
• P. K. Park and S. -W. Kang: Appl. Phys. Lett., Vol.89, p.192905(2006).
• S. Migita et al.: VLSI Symp., p.152(2008).
• N. Mise et al.: IEEE T-ED, Vol.57(9), p.2080(2010).

タイトルに関連する用語 (4件)： 高性能 ,  DRAM ,  キャパシタ ,  開発