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J-GLOBAL ID：201502207397667220   整理番号：15A0067795

8K×4K@120FPS HEVC符号化のための高速SAO推定アルゴリズムとその実装

Fast SAO Estimation Algorithm and Its Implementation for 8K×4K @ 120 FPS HEVC Encoding

著者 (4件)： ZHU Jiayi (Graduate School of Information, Production and Systems, Waseda Univ.) ,  ZHOU Dajiang (Graduate School of Information, Production and Systems, Waseda Univ.) ,  KIMURA Shinji (Graduate School of Information, Production and Systems, Waseda Univ.) ,  GOTO Satoshi (Graduate School of Information, Production and Systems, Waseda Univ.)
資料名： IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences (Web)  (IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences (Web))
巻： E97.A  号： 12  ページ： 2488-2497 (J-STAGE)  発行年： 2014年 
JST資料番号： U0466A  ISSN： 1745-1337  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 英語 (EN)

抄録/ポイント： 高効率ビデオ符号化(HEVC)は新しい生成ビデオ圧縮標準である。サンプル適応オフセット(SAO)は,初期サンプルと再構築サンプル間の歪を低減するHEVC内で適用される新しい圧縮ツールである。SAO推定はビデオ符号化においてSAOパラメータを決定する処理である。それは統計的収集とパラメータ決定の二つの段階に分割される。これらはSAO推定のVLSI実装のために二つの困難がある。第一は,統計的収集段階で扱うための膨大な量のサンプルがあることである。もう一つは,パラメータ決定段階における速度歪み最適化(RDO)の複雑性が非常に高いことである。本論文では,高速SAO推定アルゴリズムと対応するVLSIアーキテクチャを提案する。第一の困難のため,一つの4×4ブロック内の16サンプルの統計を同時に収集するためにビットマップを使用する。第二の困難のため,アルゴリズム複雑性とBD速度性能の平衡化のためにHM内の複雑なプロシージャの列を単純化する。実験結果は,提案したアルゴリズムは画像品質向上を維持することを示した。このアルゴリズムに基づくVLSI設計は,8ビット深さのケースで156.32ゲート,8832ビット単一ポートRAMを用いて実装可能である。これは400MHz@65nm技術に統合可能で,8K×4K@120fps符号化が可能である。(翻訳著者抄録)

シソーラス用語： 符号化 ,  国際規格 ,  *画像圧縮 ,  動画像 ,  アルゴリズム ,  超LSI ,  最適化 ,  *超小形回路技術
準シソーラス用語： *HEVC ,  VLSI ,  *VLSIアーキテクチャ ,  推定アルゴリズム

分類 (2件)： 図形・画像処理一般  (JE04010I) ,  集積回路一般  (NC03161C)

タイトルに関連する用語 (4件)： HEVC ,  符号化 ,  推定アルゴリズム ,  実装