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J-GLOBAL ID:201602289411584900   整理番号:16A0585139

サポートベクトルマシンに基づくオンチップ垂下誘起回路遅延予測【Powered by NICT】

On-Chip Droop-Induced Circuit Delay Prediction Based on Support-Vector Machines
著者 (5件):
資料名:
巻: 35  号:ページ: 665-678  発行年: 2016年 
JST資料番号: B0142C  ISSN: 0278-0070  CODEN: ITCSDI  資料種別: 逐次刊行物 (A)
記事区分: 原著論文  発行国: アメリカ合衆国 (USA)  言語: 英語 (EN)
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電圧低下は,ナノスケールの超大規模集積設計における主要な信頼性問題である。望ましくない電圧低下は,過度のIRドロップの結果であることが多い。一方,回路における論理ゲートは,オンチップ電力供給ネットワークから高スイッチング電流を引き出すときLdi/dt誘導低下が起こり,この問題は高いクロック周波数とより小さな技術ノードで悪化する。電圧降下の結果は通常経路遅延の増加と回路動作時の間欠故障の発生。ガードバンドとして知られている保存タイミング余裕の添加は,電圧降下の問題に取り組むための一般的な方法である。しかし,最悪状態条件に基づく設計時間で計算したそのような静的および悲観的ガードバンドは,顕著な性能低下をもたらした。動的周波数スケーリングは,実行時に見られる実際の電圧降下に基づくクロック周波数の動的調整を可能にする代替手法である。動的電圧-周波数が有効であるためには,電圧降下の正確なリアルタイム予測が不可欠である。は,実行時にチップへの入力に基づくパターン依存IR降下による電圧低下を予測するためのサポートベクトルマシン(SVM)ベース回帰法を提案した。さらに,相関に基づく特徴選択を用いて正確な予測に必要なデータの量を減少させる。論理と合成’05にITC’99と国際作業からのいくつかのベンチマークは,遅延予測精度の点で提案した方法の有効性を明らかにした。リアルタイム低下予測は,予測器のハードウェア実装を必要とするので,SVM予測器のためのハードウェアオーバヘッドである大規模回路のための無視できることを実証するハードウェア設計と合成結果を示した。Copyright 2016 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】
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分類 (1件):
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CAD,CAM 

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