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J-GLOBAL ID：201702220438221376   整理番号：17A0416837

FinFETベースの乗算器回路の定量的性能解析【Powered by NICT】

A quantitative performance analysis of FinFET based multiplier circuits

著者 (4件)： Koppa Santosh (Department of Electrical and Computer Engineering, University of Texas at San Antonio, San Antonio, TX 78249) ,  Syam Paromita (Department of Electrical and Computer Engineering, University of Texas at San Antonio, San Antonio, TX 78249) ,  Nanduru Sruthi (Department of Electrical and Computer Engineering, University of Texas at San Antonio, San Antonio, TX 78249) ,  John Eugene (Department of Electrical and Computer Engineering, University of Texas at San Antonio, San Antonio, TX 78249)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2016  号： MWSCAS  ページ： 1-4  発行年： 2016年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 本論文では,トランジスタレベルでのそれらの漏れ電力,動的電力,遅延と電力遅延積の項における四種の異なるFinFETを使用した乗算器トポロジーの性能を調べ,比較した。分析した乗算器トポロジーはリップル桁上げアレイ乗算器,桁上げ保存アレイ乗算器,Wallaceツリー乗算器とBaugh-Wooley乗算器である。回路シミュレーションは20nm,および14nm低電力FinFETモデルを使用して,HSPICEで行った。16×16と32×32ビット乗算器アーキテクチャは各トポロジーのために実装した。Baugh-Wooley乗算器は,調べたすべての乗算器の中で最高の性能を持つことを示した。Wallaceツリー乗算器は16×16乗算器のためのすべての乗算器アーキテクチャの間で一番である。入力ビットの数が増加するにつれて,Baugh-Wooley乗算器は,より良い電力遅延積を示した。本研究の結果は,トランジスタレベルでより複雑なFinFETベース回路の設計と解析のための出発点を提供することが期待される。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： 電力 ,  *乗算器 ,  性能分析 ,  位相幾何学 ,  計算機アーキテクチャ ,  回路シミュレーション
準シソーラス用語： HSPICE ,  低電力化 ,  電力遅延積 ,  漏れ電力 ,  *FinFET , 【Automatic Indexing@JST】

分類 (3件)： 論理回路  (NC05070B) ,  半導体集積回路  (NC03162T) ,  演算方式  (JC02020Z)

タイトルに関連する用語 (4件)： FinFET ,  乗算器 ,  定量 ,  性能解析