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J-GLOBAL ID：201702221046870040   整理番号：17A0020663

全体的効率のためのFPGAにおけるハイブリッド論理ブロックアーキテクチャ【Powered by NICT】

A Hybrid Logic Block Architecture in FPGA for Holistic Efficiency

著者 (5件)： Luo Tao (Nanyang Technological University, Singapore) ,  Liang Hao (Hong Kong University of Science and Technology, Kowloon, Hong Kong) ,  Zhang Wei (Hong Kong University of Science and Technology, Kowloon, Hong Kong) ,  He Bingsheng (Nanyang Technological University, Singapore) ,  Maskell Douglas (Nanyang Technological University, Singapore)
資料名： IEEE Transactions on Circuits and Systems 2: Express Briefs  (IEEE Transactions on Circuits and Systems 2: Express Briefs)
巻： 64  号： 1  ページ： 71-75  発行年： 2017年 
JST資料番号： W0347A  ISSN： 1549-7747  CODEN： ITCSFK  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： はルックアップテーブル(LUT)とユニバーサル論理ゲート(ULGs)から成る構成可能論理ブロック(CLB)のハイブリッド設計を提示した。ULGは対応するLUTと比較して全体的効率を実現するように設計されている。ULGsと以前の設計は,純粋なULGまたはLUT ULG相補的アーキテクチャ,より長い遅延を招くまたはLUTによる設計に比べて面積を倍増する,のいずれかに基づいている。対照的に,一般問題に対処するだけでなく,面積,性能および電力を含む全体論的利益を達成するために,LUTとULGsの混合物を含むハイブリッドCLBを提案した。負の副作用を起こさない一方ULGsの利点を完全にするために,1つのCLBのLUTとULGsの比を実験により調べた。実験結果は,純粋なLUT設計に比べて,著者らの提案したアーキテクチャ設計は11.2%の遅延改善と10.4%論理面積減少17.1%まで論理電力を節約できることを示した。最新の設計と比較して,提案した設計は電力遅延積で3.8%向上と面積コストで17.1%改善された。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： 電力 ,  ルックアップテーブル ,  *計算機アーキテクチャ ,  *FPGA
準シソーラス用語： 電力遅延積 ,  アーキテクチャ設計 ,  論理ゲート , 【Automatic Indexing@JST】

分類 (1件)： 無線通信一般  (ND08010L)

タイトルに関連する用語 (3件)： FPGA ,  論理 ,  アーキテクチャ