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J-GLOBAL ID：201702221657651522   整理番号：17A0852607

FPGA設計における知的所有権保護のための公開検証可能電子透かし【Powered by NICT】

Publicly Verifiable Watermarking for Intellectual Property Protection in FPGA Design

著者 (2件)： Zhang Jiliang (College of Computer Science and Electronic Engineering, Hunan University, Changsha, China) ,  Liu Lele (Software College, Northeastern University, Shenyang, China)
資料名： IEEE Transactions on Very Large Scale Integration (VLSI) Systems  (IEEE Transactions on Very Large Scale Integration (VLSI) Systems)
巻： 25  号： 4  ページ： 1520-1527  発行年： 2017年 
JST資料番号： W0516A  ISSN： 1063-8210  CODEN： ITCOB4  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 新しい知的所有権(IP)保護技術としての電子透かしは侵害からフィールドプログラマブルゲートアレイIPを保護することができる。しかし,既存の電子透かし技術は,公共検証中の機密情報,悪意のある検証または第三者は,埋め込まれた電子透かしを除去し,設計を再販売をもらす可能性がある。電流零知識電子透かし検証スキームが慎重に扱うべき情報の漏れ問題を扱うことができるが,埋め込み攻撃,それらを信頼できない買い手(検証)の侵害否定を防止に無効に脆弱である。が慎重に扱うべき情報の漏れと埋込み攻撃に抵抗する弾力的にカオスベースの零知識相互作用とタイムスタンプに基づく新しい公開検証可能な電子透かし検出手法を提案し,証明者,検証者または三者からの不正行為に対してロバストである。実験結果と解析は,提案した方法が最も最近の関連文献よりも良好なロバスト性を持つことを示した。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： 電流 ,  *FPGA ,  ロバスト性 ,  *知的財産権 ,  相互作用
準シソーラス用語： 詐欺 ,  タイムスタンプ ,  侵害 ,  機密情報 , 【Automatic Indexing@JST】

分類 (2件)： 集積回路一般  (NC03161C) ,  半導体集積回路  (NC03162T)

タイトルに関連する用語 (6件)： FPGA ,  設計 ,  知的所有権 ,  公開 ,  検証 ,  電子透かし