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J-GLOBAL ID:201702229560853669   整理番号:17A0056400

高速InGaAs/InAlAs/InP pHEMTの製作のためのゲートリセス段階に関する包括的研究【Powered by NICT】

Comprehensive study on gate recess step for the fabrication of high-speed InGaAs/InAlAs/InP pHEMT
著者 (8件):
資料名:
巻: 2016  号: ICED  ページ: 29-34  発行年: 2016年 
JST資料番号: W2441A  資料種別: 会議録 (C)
記事区分: 原著論文  発行国: アメリカ合衆国 (USA)  言語: 英語 (EN)
抄録/ポイント:
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新しい高速pHEMTデバイス作製のためのゲートリセス段階に関する包括的なエッチング研究を報告した。実験は,InGaAsキャップ層での不完全なエッチングプロセスの結果としての「ハンプ」構造の除去に焦点を当てた。本研究では,二種類の試験試料をエッチストップ層と共に用い,すなわちバルクInGaAsとエピタキシャル構造であった。結果はバルクInGaAsのエッチング速度は約360Å/分であり,ドーム高さの割合は約25%で一致していることを示した。一方,pHEMTエピタキシャル層に関する研究は,キャップ層を完全に除去するために,3分間のエッチング時間で十分であることを示した。10倍以上低い大きさのゲート漏れ電流はコハク酸をゲートリセスエッチング剤としてデバイスで観測された。最適化された処理段階は高速応用のための高度に再現性のあるpHEMT製造プロセスのための調整Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】
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, 【Automatic Indexing@JST】
分類 (2件):
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固体デバイス製造技術一般  ,  半導体のルミネセンス 
物質索引 (1件):
物質索引
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