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J-GLOBAL ID：201702244855121875   整理番号：17A0085364

相関物質で強化された頑健な低電力動作SRAM

Correlated Material Enhanced SRAMs With Robust Low Power Operation

著者 (9件)： Srinivasa Srivatsa (Pennsylvania State University, University Park, PA, USA) ,  Aziz Ahmedullah (Pennsylvania State University, University Park, PA, USA) ,  Shukla Nikhil (Department of Electrical Engineering, University of Notre Dame, Notre Dame, IN, USA) ,  Li Xueqing (Pennsylvania State University, University Park, PA, USA) ,  Sampson John (Pennsylvania State University, University Park, PA, USA) ,  Datta Suman (Department of Electrical Engineering, University of Notre Dame, Notre Dame, IN, USA) ,  Kulkarni Jaydeep P. (Intel Corporation, Hillsboro, OR, USA) ,  Narayanan Vijaykrishnan (Pennsylvania State University, University Park, PA, USA) ,  Gupta Sumeet Kumar (Pennsylvania State University, University Park, PA, USA)
資料名： IEEE Transactions on Electron Devices  (IEEE Transactions on Electron Devices)
巻： 63  号： 12  ページ： 4744-4752  発行年： 2016年 
JST資料番号： C0222A  ISSN： 0018-9383  CODEN： IETDAI  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： トランジスターと一緒に相関物質(CM)膜を採用して,今までより高い読み取り安定性,書込み能力,及びエネルギー効率を達成する,新しいスタティック・ランダムアクセス・メモリー(SRAM)セルを提案した。提案したSRAMセルの設計は,CMの絶縁相と金属相の抵抗の何桁もの差を利用して,設計対立点を軽減する。デバイス-回路協調設計により,SRAM動作中にCM膜の相転移を適切に制御することによって,標準SRAMより30%高い読み取り静的ノイズマージンと,36%大きな書込みマージンを達成した。提案設計ではまた,CMの高絶縁状態が漏えい電流の50%減少につながり,これを,28%の読み取り時間ペナルティーで達成した。ここではまた,本手法のレイアウトが引き起こす影響を論じ,面積オーバーヘッドを増やさない手法を紹介した。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST

シソーラス用語： *SRAM ,  *消費電力 ,  *ロバスト性 ,  電気材料 ,  *金属-絶縁体転移 ,  *雑音余裕 ,  *データ読取 ,  *データ書込 ,  安定性 ,  エネルギー効率 ,  金属組織 ,  相 ,  *回路設計 ,  漏れ電流 ,  レイアウト ,  面積 ,  静的雑音余裕 ,  金属相 ,  組織
準シソーラス用語： 低電力 ,  相関材料 ,  絶縁体-金属転移 ,  絶縁相 ,  回路協調設計 ,  オーバヘッド

分類 (1件)： 半導体集積回路  (NC03162T)

タイトルに関連する用語 (5件)： 相関 ,  物質 ,  強化 ,  低電力 ,  SRAM