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J-GLOBAL ID：201702256937033365   整理番号：17A0115741

vedic乗算アルゴリズムを用いた効率的な乗算器の実現【Powered by NICT】

Implementation of an efficient multiplier using the vedic multiplication algorithm

著者 (3件)： Gulati Paras (University School of Information and Communication Technology, Guru Gobind Singh Indraprastha University, New Delhi, India) ,  Yadav Harsh (University School of Information and Communication Technology, Guru Gobind Singh Indraprastha University, New Delhi, India) ,  Taleja Manoj Kumar (University School of Information and Communication Technology, Guru Gobind Singh Indraprastha University, New Delhi, India)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2016  号： ICCCA  ページ： 1440-1443  発行年： 2016年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 本論文では,16ビット修正桁上げ選択加算器,16ビットリップルキャリー加算器と16ビットkogge石加算器を用いた古代インドベーダ乗算器の実装を提案した。修正桁上げ選択加算器は,より少ない時間遅れを伴う改善された速度性能を示した。設計はVerilogハードウェア記述言語を用いて実装した。設計コードはModelismシミュレータを用いて試験した。コードをVirtex VIIファミリーを用いて合成した。Virtex VIIファミリーは前世代Virtex-6に比べて50%低い電力を持つ28nm設計に基づいている。論文では,三種類の加算器修飾桁上げ選択加算器,リップル桁上げ加算器とkogge石加算器を用いた16ビットベーダ乗算器の性能の比較を行った。結果は,修飾した桁上げ選択加算器を用いた16ビットベーダ乗算器は,他の二百十六ビットベーダ乗算器と比較して,電力消費と速度の点で優れていることを示した。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： 電力 ,  石材 ,  アルゴリズム ,  電力消費 ,  設計基準 ,  *乗算器 ,  シミュレータ ,  加算器 ,  ハードウェア記述言語 ,  *乗算
準シソーラス用語： Verilog ,  時間遅れ ,  古代 , 【Automatic Indexing@JST】

分類 (3件)： 集積回路一般  (NC03161C) ,  ディジタル計算機方式一般  (JC02010O) ,  汎用演算制御装置  (JC04020N)

タイトルに関連する用語 (3件)： 乗算 ,  アルゴリズム ,  乗算器