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J-GLOBAL ID：201702280779232806   整理番号：17A0828568

低密度パリティ検査復号器のための面積効率の良いフォールトトレラント設計【Powered by NICT】

Area-Efficient Fault-Tolerant Design for Low-Density Parity-Check Decoders

著者 (3件)： Li Bohua ,  Pei Yukui ,  Ge Ning
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2016  号： VTC-Fall  ページ： 1-5  発行年： 2016年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 技術はナノ領域へ移動するに従い,チップの大面積である宇宙応用におけるシングルイベントアップセット(SEU)に特に脆弱である。本論文では,論理資源を節約するために低密度パリティ検査(LDPC)符号復号器の鍵となるモジュールのための提示した低コスト耐故障性方式。計数管では,m系列とH amming符号化に基づくフォールトトレラント方式を提案し,SEUにより生成されたソフトエラーは簡単なHamming復号器による位置し,補正することができる。RAM含有量に対して,筆者らは最初にメモリビット,SEUの影響を低下させるを低減するV2C RAMへの層状パイプラインアーキテクチャ吸収LLR RAMを提案した。RAM硬化方式を提案するが,これはパリティチェックによるソフトエラーを検出するために必要とするだけであるが,誤差補正は十分に活用されていないことを復号器自身の反復復号能力によって達成される。シミュレーション結果は,提案したフォールトトレラント対は完全にSEUを避けることができ,TMR法と比較してセル面積の42%を節約し,層状パイプラインアーキテクチャは[4]および[15]と比較してメモリビットの42%と12%を節約することを示した。添加では,ソフトエラーは,高い信号対雑音比(SNR)の環境下で起こると硬化RAMセルは余分なビット誤りを生じない。コストは各RAM含有量のための唯一のパリティビット,従来の硬化方式よりもはるかに小さかった。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： 符号誤り ,  ソフトエラー ,  *フォールトトレランス ,  *復号化 ,  SEU【シングルイベント】 ,  *復号器 ,  シミュレーション ,  *パリティ検査 ,  SN比 ,  符号化 ,  誤り訂正 ,  宇宙空間
準シソーラス用語： パイプラインアーキテクチャ ,  *面積効率 ,  *LDPC , 【Automatic Indexing@JST】

分類 (2件)： 半導体の放射線による構造と物性の変化  (BK16123E) ,  半導体集積回路  (NC03162T)

タイトルに関連する用語 (5件)： 低密度パリティ検査 ,  復号器 ,  面積効率 ,  フォールトトレラント ,  設計