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J-GLOBAL ID：201702281351163896   整理番号：17A0240724

3D-HEVC深さマップ符号化のための実時間単純化したエッジ検出器アーキテクチャ【Powered by NICT】

Real-time simplified edge detector architecture for 3D-HEVC depth maps coding

著者 (6件)： Sanchez Gustavo (Pontifical Catholic University of Rio Grande do Sul - Porto Alegre, Brazil) ,  Saldanha Mario (Federal University of Pelotas - Pelotas, Brazil) ,  Porto Marcelo (Federal University of Pelotas - Pelotas, Brazil) ,  Zatt Bruno (Federal University of Pelotas - Pelotas, Brazil) ,  Agostini Luciano (Federal University of Pelotas - Pelotas, Brazil) ,  Marcon Cesar (Pontifical Catholic University of Rio Grande do Sul - Porto Alegre, Brazil)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2016  号： ICECS  ページ： 352-355  発行年： 2016年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 3D-HEVC深さマップ符号化のための単純化したエッジ検出器(SED)アーキテクチャを紹介した。SEDアルゴリズムは均一またはエッジとして符号化ブロックを分類した。SEDは均一として符号化ブロックを分類する場合,符号化を単純化分割モード評価を省略した。手法である96.7%分割モード評価を減少させるBDレートではわずか0.94%のドローバックを伴うことができた。SEDハードウェアはわずか34サイクルで32×32ブロック内の全ての利用可能なブロックのための意思決定を提供することが可能であり,フレーム当たり僅かに25μWの電力消費で,65nm ST標準セル技術を合成した。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： ハードウェア ,  *三次元 ,  *エッジ検出 ,  意思決定 ,  *符号化 ,  *計算機アーキテクチャ ,  電力消費 ,  *簡素化 ,  アルゴリズム
準シソーラス用語： *実時間 , 【Automatic Indexing@JST】

分類 (1件)： 図形・画像処理一般  (JE04010I)

タイトルに関連する用語 (9件)： 3D ,  HEVC ,  深さマップ ,  符号化 ,  実時間 ,  単純化 ,  エッジ ,  検出器 ,  アーキテクチャ