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J-GLOBAL ID：201702281556389363   整理番号：17A0737681

PDSOI NMOS/CMOSラッチ特性【JST・京大機械翻訳】

Latch behavior in partially-depleted SOI(PDSOI)NMOS/CMOS

著者 (5件)： ZENG Chuan-bin (Institute of Microelectronics of Chinese Academy and Sciences) ,  HAI Chao-he (Institute of Microelectronics of Chinese Academy and Sciences) ,  LI Jing (Institute of Microelectronics of Chinese Academy and Sciences) ,  LI Duo-li (Institute of Microelectronics of Chinese Academy and Sciences) ,  HAN Zheng-sheng (Institute of Microelectronics of Chinese Academy and Sciences)
資料名： Gongneng Cailiao yu Qijian Xuebao  (Gongneng Cailiao yu Qijian Xuebao)
巻： 15  号： 5  ページ： 429-434  発行年： 2009年 
JST資料番号： C2096A  ISSN： 1007-4252  CODEN： GCQXFW  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 中国 (CHN)  言語： 中国語 (ZH)

抄録/ポイント： 本論文では,部分的枯渇絶縁体上のシリコン(PDSOI)NMOSとCMOS構造のラッチ(ラッチ)特性を研究した。本論文では,電極のトリガによって誘発されるPDSOI NMOSのゲート電圧効果を維持するための試験方法を提案し,この方法を用いて,ゲート電圧,ゲート電圧,および接触電圧に及ぼすゲート電圧,チャネル注入条件,および温度の影響を測定した。Data from the ScienceChina, LCAS. Translated by JST【JST・京大機械翻訳】

シソーラス用語： CMOS構造 ,  電圧 ,  絶縁体 ,  電極 ,  チャネル ,  ケイ素 ,  *NMOS構造
準シソーラス用語： 試験方法 ,  ゲート電圧 , 【Automatic Indexing@JST】

著者キーワード (3件)： SOI ,  latch ,  MOS

分類 (1件)： トランジスタ  (NC03070N)

タイトルに関連する用語 (2件)： NMOS ,  CMOS