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J-GLOBAL ID：201702287441718549   整理番号：17A0417514

雑音自己調整による8.4-2.5ps,0.8の2GHzバングバング位相と周波数検出器ベース全ディジタルPLL【Powered by NICT】

8.4 A 2.5ps 0.8-to-3.2GHz bang-bang phase- and frequency-detector-based all-digital PLL with noise self-adjustment

著者 (6件)： Jang Taekwang (University of Michigan, Ann Arbor, United States of America) ,  Jeong Seokhyeon (University of Michigan, Ann Arbor, United States of America) ,  Jeon Dongsuk (Seoul National University, Korea) ,  Choo Kyojin David (University of Michigan, Ann Arbor, United States of America) ,  Sylvester Dennis (University of Michigan, Ann Arbor, United States of America) ,  Blaauw David (University of Michigan, Ann Arbor, United States of America)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： ISSCC  ページ： 148-149  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： ディジタルPLLは,それらの小さいサイズと移植技術によるオンチップクロック発生のための良く知られている。進歩したCMOS技術におけるこのようなPLLを設計する場合に変動耐性は重要な設計課題である。環境変動,ミスマッチ,プロセス,電源電圧,および温度のような(PVT)はデバイス特性を混乱させると性能変化をもたらし,DCO利得と雑音である。別の考えは,現代のディジタル回路(例えば,プロセッサ)が動作する動作モードの広範囲である。例えば,プロセッサのためのクロック発生器は必要なプロセッサ性能に依存したMHz数GHzへの十から周波数範囲を生じる可能性がある。低周波モードでは,電力消費は雑音よりも顕著であった。,環境変化に鈍感であることをPLL,再構成可能変化雑音および電力仕様を設計しようとしている。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： 利得 ,  不整合 ,  *雑音 ,  電力 ,  ディジタル回路 ,  LF【周波数】 ,  *位相 ,  演算プロセッサ ,  電力消費 ,  *周波数 ,  運転モード
準シソーラス用語： 再構成可能性 ,  クロック発生器 ,  電源電圧 ,  CMOS技術 , 【Automatic Indexing@JST】

分類 (2件)： 発振回路  (NC05020Y) ,  半導体集積回路  (NC03162T)

タイトルに関連する用語 (5件)： 雑音 ,  自己 ,  位相 ,  検出器 ,  ディジタルPLL