特許
J-GLOBAL ID：202503013015668908

3D NAND製造における窒化物除去プロセスのためのドライエッチング

発明者：
リン, サンクエイ

リン, サンクエイ について

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スン, チャンウ

スン, チャンウ について

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スブラマニアン, プラディープ ケー.

スブラマニアン, プラディープ ケー. について


出願人/特許権者：
アプライド マテリアルズ インコーポレイテッド

アプライド マテリアルズ インコーポレイテッド について


代理人 (1件)： 園田・小林弁理士法人
公報種別：公表公報
出願番号（国際出願番号）：特願2025-507618
公開番号（公開出願番号）：特表2025-527327
出願日： 2023年08月10日
公開日（公表日）： 2025年08月20日
要約：
三次元(3D)NANDメモリ構造は、シリコン基板上の垂直な積層体状に配置された材料の交互層(酸化物層と窒化物層の交互層など)を含み得る。交互の窒化物層は、後に除去され得る。そして、メモリアレイのためのワード線を形成するために、凹部には導電性材料が充填され得る。従来の湿式エッチングからのシリコン副生成物によるこれらの凹部のピンチオフ(pinching off)を避けるために、代わりにドライエッチングを使用して、窒化物層を除去してもよい。シリコン基板を保護するために、ドライエッチングを実行する前に、露出したシリコン基板を覆うようにスリットの底部に、第1の絶縁層が堆積され得る。交互の酸化物層と窒化物層とを覆うように第2の絶縁層を適用した後に、方向性エッチングは、両方の絶縁層を突き抜けて、シリコン基板を再び露出させてから、スリットに固体材料を適用し得る。 【選択図】図3B
請求項（抜粋）：
三次元(3D)NANDメモリ構造であって、 シリコン基板と、 前記シリコン基板上に垂直な積層体状に配置された複数の交互材料層であって、複数のチャネル孔をメモリアレイに分割するために、前記複数の交互材料層を通って前記シリコン基板までスリットが延び、前記スリットは前記複数の交互材料層に対して直角である、複数の交互材料層と、 前記スリットの底部に堆積した第1の絶縁層であって、前記第1の絶縁層は、前記複数の交互材料層から第1の交互材料層を選択的に除去するドライエッチングプロセス中に前記シリコン基板を保護する材料を含む、第1の絶縁層と を含む、3D NANDメモリ構造。
IPC (6件)：
H10B 43/27 ,  H10B 41/27 ,  H10D 30/01 ,  H01L 21/306 ,  H10D 30/69 ,  H10D 30/68
FI (6件)：
H10B43/27 ,  H10B41/27 ,  H10D30/01 501 ,  H01L21/302 105A ,  H10D30/69 ,  H10D30/68
Fターム (26件)：
5F004DA00 ,  5F004DA17 ,  5F004DA24 ,  5F004DA26 ,  5F004DB03 ,  5F004DB07 ,  5F004EA10 ,  5F004EB01 ,  5F083EP01 ,  5F083EP22 ,  5F083EP76 ,  5F083ER21 ,  5F083GA10 ,  5F083JA39 ,  5F083JA56 ,  5F083PR03 ,  5F083PR22 ,  5F083PR25 ,  5F101BA00 ,  5F101BB02 ,  5F101BD16 ,  5F101BD30 ,  5F101BD34 ,  5F101BE07 ,  5F101BH11 ,  5F101BH14
引用特許：
審査官引用 (2件)

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