特許

J-GLOBAL ID：200903055393878376

不揮発性半導体メモリ

発明者： 丹沢 徹 ,  田中 智晴
出願人/特許権者： 株式会社東芝
代理人 (1件)： 鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-313639
公開番号（公開出願番号）：特開平10-154803
出願日： 1996年11月25日
公開日（公表日）： 1998年06月09日
要約：

【要約】【課題】 デ-タ読み出し時のソ-ス線電位の変動を防止する。【解決手段】 ソ-ス線の電位Vsは、オペアンプ24,25のプラス側入力端子に印加される。オペアンプ24のマイナス側入力端子には、基準電位V-が印加され、オペアンプ25のマイナス側入力端子には、基準電位V+が印加される。但し、V- < V+である。ソ-ス線の電位Vsが基準電位V+よりも高いとき、トランジスタ27は、オン状態となり、ソ-ス線の電位Vsを基準電位V+よりも低くする。ソ-ス線の電位Vsが基準電位V-よりも低いとき、トランジスタ26は、オン状態となり、ソ-ス線の電位Vsを基準電位V-よりも高くする。ソ-ス線の電位Vsは、V-<Vs<V+の範囲に設定される。

請求項（抜粋）：

メモリセルのソ-ス拡散層に接続され、前記ソ-ス拡散層に所定電位を供給するソ-ス線を駆動するソ-ス線駆動回路が、プラス側入力端子に前記ソ-ス線の電位が印加され、マイナス側入力端子に第1基準電位が印加される第1オペアンプと、プラス側入力端子に前記ソ-ス線の電位が印加され、マイナス側入力端子に第2基準電位が印加される第2オペアンプと、ゲ-トに前記第1オペアンプの出力信号が印加され、ソ-スが第1電源端子に接続され、ドレインが前記ソ-ス線に接続される第1トランジスタと、ゲ-トに前記第2オペアンプの出力信号が印加され、ソ-スが第2電源端子に接続され、ドレインが前記ソ-ス線に接続される第2トランジスタとから構成されていることを特徴とする不揮発性半導体メモリ。

IPC (5件)：

H01L 27/115 ,  G11C 16/06 ,  H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792

FI (3件)：

H01L 27/10 434 ,  G11C 17/00 635 ,  H01L 29/78 371

引用特許：

審査官引用 (4件)

• 特開平4-119589
  
• 半導体集積回路装置
  公報種別：公開公報   出願番号：特願平3-269826   出願人：株式会社日立製作所
• 特開昭59-117789
  
• 特開昭56-027953