特許
J-GLOBAL ID：200903021723989950
半導体記憶装置及びその制御方法
発明者：
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出願人/特許権者：
代理人 (1件)：
鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-322548
公開番号（公開出願番号）：特開2001-143485
出願日： 1999年11月12日
公開日（公表日）： 2001年05月25日
要約：
【要約】【課題】読み出し回路部に設けられているバイアス回路に供給されるバイアス電位を常に一定に保つ。【解決手段】ビット線BLLとセンスビット線BLSとを電位的に分離する分離回路41と、一定のバイアス電位VBIASを受けてセンス線SAの電位によらずにセンスビット線BLSの電位を設定するバイアス回路42と、センス線SAに接続された負荷回路43と、ビット線BLLにおける電位振幅を拡大して選択メモリセルのデータをセンスし出力する増幅回路44と、ビット線BLLを所定のタイミングで初期設定するビット線初期化回路46と、センス線SAを所定のタイミングで初期設定するセンス線初期化回路47と、バイアス電位VBIASを発生するバイアス電位発生回路48とを具備した特徴としている。
請求項（抜粋）：
複数本のセル内ビット線と複数本のワード線及びこれらセル内ビット線とワード線との各交差部に配置されたメモリセルを有するメモリセルアレイと、前記セル内ビット線における信号電位が伝達されるビット線と、アドレスに応じて前記メモリセルが選択されるアドレス選択期間に、アドレス信号に応じて前記メモリセルアレイ内の前記セル内ビット線を前記ビット線に選択的に接統するセル内ビット線デコーダ回路と、前記ビット線における信号電位が伝達されるセンスビット線と、前記センスビット線と前記ビット線との間に接続され、前記センスビット線と前記ビット線とを電気的に分離する分離回路と、前記センスビット線における信号電位が伝達されるセンス線と、前記センス線と前記センスビット線との間に接続され、前記センスビット線の電位を所定電位に設定するバイアス回路と、前記センス線に接続された負荷回路と、前記センス線におけるセンス線電位と参照電位とが入力され、両電位の差を増幅する増幅回路と、前記増幅回路が動作する前の所定期間内に活性化され、前記センス線における電位を所定電位に設定する第1の初期化回路とを具備したことを特徴する半導体記憶装置。
Fターム (10件)：
5B025AA03
, 5B025AB01
, 5B025AC01
, 5B025AD05
, 5B025AD06
, 5B025AD07
, 5B025AD09
, 5B025AE05
, 5B025AE06
, 5B025AE08
出願人引用 (3件)
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特開平4-119597
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特開昭64-035793
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集積回路メモリ装置
公報種別：公開公報
出願番号：特願平7-296526
出願人：エスジーエス-トムソンマイクロエレクトロニクスリミテッド
審査官引用 (3件)
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特開平4-119597
-
特開昭64-035793
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集積回路メモリ装置
公報種別：公開公報
出願番号：特願平7-296526
出願人：エスジーエス-トムソンマイクロエレクトロニクスリミテッド
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