3値記憶半導体記憶システム

発明者： ,
出願人/特許権者：
代理人 (1件)：鈴江武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-098422
公開番号（公開出願番号）：特開平9-288895
出願日： 1996年04月19日
公開日（公表日）： 1997年11月04日
要約：

【要約】【課題】データの圧縮率を低下させることなく、かつ各3値記憶半導体記憶装置のチップサイズを増大させることなく、3値記憶を可能とする。【解決手段】 3値記憶のフラッシュメモリとCPUの間にカード制御回路3を設けた3値記憶半導体記憶システムにおいて、カード制御回路3は、8個の第1のバイナリデータが並列入出力されるカード入出力インターフェイス7と、8個の第2のバイナリデータが並列入出力されるフラッシュメモリインターフェイス9を備え、インターフェイス7に入力された第1のバイナリデータを3個ずつ処理し、4個の第3のバイナリデータに変換し、これを8個ずつ第2のバイナリデータとしてインターフェイス9を介して出力し、インターフェイス9に入力された第2のバイナリデータを4個ずつ処理し、3個の第4のバイナリデータに変換し、これを8個ずつ第1のバイナリデータとしてインターフェイス7を介して出力する。

請求項（抜粋）：

2のm乗個(m=1,2,3,...)の第1のバイナリデータが並列入出力される第1の入出力インターフェイスと、2のn乗個(n=0,1,2,3,...)の第2のバイナリデータが並列入出力される第2の入出力インターフェイスとを備え、第1の入出力インターフェイスに入力された複数個の第1のバイナリデータを3のk倍(k=1,2,3,...)個ずつ処理し、4のk倍個の第3のバイナリデータに変換し、第3のバイナリデータを2のn乗個ずつ第2のバイナリデータとして第2の入出力インターフェイスを介して出力し、第2の入出力インターフェイスに入力された複数個の第2のバイナリデータを4のh倍(h=1,2,3,...)個ずつ処理し、3のh倍個の第4のバイナリデータに変換し、第4のバイナリデータを2のm乗個ずつ第1のバイナリデータとして第1の入出力インターフェイスを介して出力する制御回路と、第2のバイナリデータを入出力する第3の入出力インターフェイス、2個の第2のバイナリデータに従って予め決められた3状態の内1つの状態を記憶するメモリセル、前記メモリセルがマトリクス状に配置されたメモリセルアレイ、前記メモリセルの記憶状態を検出し2個の第2のバイナリデータに変換する読み出し回路を備えた複数の半導体記憶装置と、を具備してなることを特徴とする3値記憶半導体記憶システム。

IPC (2件)：

G11C 16/04 , G06F 12/16 320

FI (2件)：

G11C 17/00 308 , G06F 12/16 320 F

引用特許：

審査官引用 (2件)

不揮発性半導体記憶装置
公報種別：公開公報出願番号：特願平5-234767 出願人：株式会社東芝
記憶システム
公報種別：公開公報出願番号：特願平6-326344 出願人：株式会社東芝

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