【要約】【課題】 デ-タ読み出し時のソ-ス線電位の変動を防止する。【解決手段】 ソ-ス線の電位Vsは、オペアンプ24,25のプラス側入力端子に印加される。オペアンプ24のマイナス側入力端子には、基準電位V-が印加され、オペアンプ25のマイナス側入力端子には、基準電位V+が印加される。但し、V- < V+である。ソ-ス線の電位Vsが基準電位V+よりも高いとき、トランジスタ27は、オン状態となり、ソ-ス線の電位Vsを基準電位V+よりも低くする。ソ-ス線の電位Vsが基準電位V-よりも低いとき、トランジスタ26は、オン状態となり、ソ-ス線の電位Vsを基準電位V-よりも高くする。ソ-ス線の電位Vsは、V-
請求項(抜粋):
メモリセルのソ-ス拡散層に接続され、前記ソ-ス拡散層に所定電位を供給するソ-ス線を駆動するソ-ス線駆動回路が、プラス側入力端子に前記ソ-ス線の電位が印加され、マイナス側入力端子に第1基準電位が印加される第1オペアンプと、プラス側入力端子に前記ソ-ス線の電位が印加され、マイナス側入力端子に第2基準電位が印加される第2オペアンプと、ゲ-トに前記第1オペアンプの出力信号が印加され、ソ-スが第1電源端子に接続され、ドレインが前記ソ-ス線に接続される第1トランジスタと、ゲ-トに前記第2オペアンプの出力信号が印加され、ソ-スが第2電源端子に接続され、ドレインが前記ソ-ス線に接続される第2トランジスタとから構成されていることを特徴とする不揮発性半導体メモリ。
IPC (5件):
H01L 27/115
, G11C 16/06
, H01L 21/8247
, H01L 29/788
, H01L 29/792
FI (3件):
H01L 27/10 434
, G11C 17/00 635
, H01L 29/78 371
引用特許:
前のページに戻る