特許
J-GLOBAL ID：200903057132995645
半導体装置と定電圧発生方法
発明者：
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出願人/特許権者：
代理人 (1件)：
鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-074045
公開番号（公開出願番号）：特開2000-268575
出願日： 1999年03月18日
公開日（公表日）： 2000年09月29日
要約：
【要約】【課題】スタンドバイ電流の予期せぬ増加を抑制する。【解決手段】並列接続された第1および第2の昇圧電圧制御回路と、第2の昇圧電圧制御回路に接続され、第1の信号が第1の論理レベルにある期間と第1および第2の昇圧電圧制御回路の出力が所定の電圧から低下している期間に、第2の昇圧電圧制御回路に昇圧電圧を出力させる制御回路とを備え、第2の昇圧電圧制御回路は、第1の信号が第1の論理レベルにある期間と、第1の信号が第1の論理レベルから第2の論理レベルに遷移してから、昇圧電圧が所定の電圧になるまでの期間動作し、前記第1の昇圧電圧制御回路は少なくとも前記第1の信号が第2の論理レベルにある期間動作する。
請求項（抜粋）：
第1の信号が入力され、少なくとも前記第1の信号が第2の論理レベルにある期間、電源電圧より昇圧された電位を出力端子から出力する第1の電圧制御回路と、前記第1の電圧制御回路に並列接続され、前記第1の信号が第1の論理レベルにある期間と、前記第1の信号が第1の論理レベルから第2の論理レベルに遷移してから、前記出力端子の電位が所定の電圧になるまでの期間、電源電圧より昇圧された電位を前記出力端子から出力する第2の電圧制御回路と、前記第2の電圧制御回路に接続され、前記第1の信号が第1の論理レベルにある期間と前記出力が所定の電圧から偏移している期間に、前記第2の電圧制御回路に、電源電圧より昇圧された電位を前記出力端子から出力させる制御回路と、を具備することを特徴とする半導体装置。
IPC (3件)：
G11C 11/413
, G05F 3/24
, G11C 11/407
G11C 11/34 335 A
, G05F 3/24 A
, G11C 11/34 354 F
5B015HH04
, 5B015JJ03
, 5B015KB63
, 5B015KB64
, 5B015KB65
, 5B015KB73
, 5B024AA01
, 5B024BA27
, 5B024CA07
, 5H420NA03
, 5H420NB02
, 5H420NC25
