特許
J-GLOBAL ID：201103006872340752

半導体記憶装置

発明者：
丹沢 徹

丹沢 徹 について

, 
田中 智晴

田中 智晴 について

, 
大内 和則

大内 和則 について

, 
白田 理一郎

白田 理一郎 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (7件)： 鈴江 武彦 ,  村松 貞男 ,  坪井 淳 ,  橋本 良郎 ,  河野 哲 ,  中村 誠 ,  河井 将次
公報種別：特許公報
出願番号（国際出願番号）：特願2001-249334
公開番号（公開出願番号）：特開2002-163896
特許番号：特許第3600562号
出願日： 2001年08月20日
公開日（公表日）： 2002年06月07日
請求項（抜粋）：
【請求項1】メモリセルがマトリクス状に配置されたメモリセルアレイと、このメモリセルアレイに対しデータの出力を行う複数のデータ出力バッファと、前記データ出力バッファの1つ毎又は複数(全バッファ数の1/2以下)毎に、パラレル入力されるバイト毎ではなくシリアル入力される所定数のビットデータ毎に、読み出しデータの誤りの訂正又は検出を行う多項式方式の誤り訂正検出回路とを備えた半導体記憶装置であって、前記誤り訂正検出回路は、メモリセルの所定アドレスに対するアクセスによる第1のサイクルで入力された情報データと検査データからシンドロームを生成するシンドローム計算回路と、このシンドローム計算回路で得られたシンドロームから誤りの位置と大きさを計算する誤り位置大きさ計算回路と、この誤り位置大きさ計算回路で得られた誤りの位置と大きさに基づいて、前記メモリセルの同一アドレスに対するアクセスによる第2のサイクルで入力された前記情報データと同一な情報データから、誤りの訂正された情報データを出力する誤り訂正回路とを備え、前記メモリセルアレイが配置されるコア領域ではなく、前記データ出力バッファが配置される周辺領域に配置されてなることを特徴とする半導体記憶装置。
IPC (5件)：
G11C 29/00 ,  G06F 11/10 ,  G06F 12/16 ,  G11C 16/06 ,  H03M 13/15
FI (6件)：
G11C 29/00 631 D ,  G06F 11/10 330 F ,  G06F 12/16 320 F ,  H03M 13/15 ,  G11C 17/00 631 ,  G11C 17/00 639 C
引用特許：
出願人引用 (6件)
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審査官引用 (4件)
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