半導体記憶装置及びその制御方法

発明者： , ,
出願人/特許権者：
代理人 (7件)：鈴江武彦 , 村松貞男 , 坪井淳 , 橋本良郎 , 河野哲 , 中村誠 , 河井将次
公報種別：特許公報
出願番号（国際出願番号）：特願平11-322548
公開番号（公開出願番号）：特開2001-143485
特許番号：特許第3825596号
出願日： 1999年11月12日
公開日（公表日）： 2001年05月25日
請求項（抜粋）：

【請求項1】複数本のセル内ビット線と複数本のワード線及びこれらセル内ビット線とワード線との各交差部に配置されたメモリセルを有するメモリセルアレイと、前記セル内ビット線における信号電位が伝達されるビット線と、アドレスに応じて前記メモリセルが選択されるアドレス選択期間に、アドレス信号に応じて前記メモリセルアレイ内の前記セル内ビット線を前記ビット線に選択的に接統するセル内ビット線デコーダ回路と、前記ビット線における信号電位が伝達されるセンスビット線と、前記センスビット線と前記ビット線との間に接続され、前記センスビット線と前記ビット線とを電気的に分離する分離回路と、前記センスビット線における信号電位が伝達されるセンス線と、前記センス線と前記センスビット線との間に接続され、第1のタイミングパルスの活性化に基づいて出力が開始されるバイアス電位が供給され、前記バイアス電位に応じて前記センスビット線の電位を所定電位に設定するバイアス回路と、前記センス線に接続された負荷回路と、前記センス線におけるセンス線電位と参照電位とが入力され、両電位の差を増幅する増幅回路と、前記第1のタイミングパルスの活性化とほぼ同時に活性化される第2のタイミングパルスに基づいて前記センス線における電位を所定電位に設定し、前記バイアス電位が一定値となった後で前記増幅回路が動作する前に前記センス線の所定電位設定状態を解除する第1の初期化回路とを具備したことを特徴する半導体記憶装置。

IPC (1件)：

G11C 16/06 ( 200 6.01)

FI (1件)：

G11C 17/00 634 Z

引用特許：

出願人引用 (3件)

特開平4-119597
特開昭64-035793
集積回路メモリ装置
公報種別：公開公報出願番号：特願平7-296526 出願人：エスジーエス-トムソンマイクロエレクトロニクスリミテッド

審査官引用 (3件)

特開平4-119597
特開昭64-035793
集積回路メモリ装置
公報種別：公開公報出願番号：特願平7-296526 出願人：エスジーエス-トムソンマイクロエレクトロニクスリミテッド

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