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J-GLOBAL ID：201202206777011183   整理番号：12A1367209

キャッシュ構成の高速シミュレーションを利用した不揮発メモリによる二階層キャッシュ構成の評価

著者 (4件)： 松野翔太 (早稲田大 大学院基幹理工学研究科) ,  多和田雅師 (早稲田大 大学院基幹理工学研究科) ,  柳澤政生 (早稲田大 大学院基幹理工学研究科) ,  戸川望 (早稲田大 大学院基幹理工学研究科)
資料名： 情報処理学会シンポジウム論文集  (情報処理学会ワークショップ論文集)
巻： 2012  号： 5  ページ： 91-96  発行年： 2012年08月22日 
JST資料番号： Y0978B  ISSN： 1344-0640  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 日本語 (JA)

抄録/ポイント： コンピュータを構成する部品の一つにメモリがある。これまで開発プロセスの微細化とともに高性能化と省電力化を同時に達成してきたが,動的電力が削減された結果,静的電力が相対的に増加している。これを解決する方法の一つとして不揮発メモリが注目されている。代表的な不揮発メモリの利用法の一つにプロセッサのキャッシュがある。一般に,キャッシュ構成にはセット数,ブロックサイズ,連想度のパラメータが存在する。一方,組込みシステムでは実行されるアプリケーションの種類が限られるため最適な構成を絞りやすい。本稿では,L1命令キャッシュ(IL1),L1データキャッシュ(DL1),L2ユニファイドキャッシュ(UL2)から成るキャッシュに対し,L2キャッシュを不揮発メモリで置換した場合について,キャッシュ構成の高速シミュレーション手法を用いて,アクセス時間,エネルギー,ED積を評価する。不揮発メモリにはSTT-RAMを想定し,メモリの諸特性はSTT-RAMに倣う。STT-RAMは低いリーク電力などの長所があるが,高い書き込み電力などの短所もある。またテクノロジーノードが小さいほどリーク電力が増大する傾向があるため,不揮発メモリを利用する効果は大きい。テクノロジーノードが90nm,68nm,45nmのときに,不揮発メモリの書き込みレイテンシとエネルギーをSRAMの1.0~7.0倍に変化させ,それぞれの場合において1つのアプリケーションにとってキャッシュアクセス時間,エネルギー,ED積が最小となるキャッシュ構成を求めた。その結果,不揮発メモリを用いることで,最大で66.4%のED積が削減できることを確認した。(著者抄録)

シソーラス用語： *キャッシュメモリ ,  *不揮発性メモリ ,  計算機シミュレーション ,  階層構造 ,  記憶階層 ,  最適化 ,  RAM【メモリ】 ,  消費電力 ,  ナノテクノロジー ,  呼出時間 ,  評価試験
準シソーラス用語： アクセス時間 ,  ナノメータテクノロジー ,  リーク電力

分類 (2件)： 記憶方式  (JC02040V) ,  半導体集積回路  (NC03162T)

タイトルに関連する用語 (5件)： キャッシュ ,  シミュレーション ,  不揮発メモリ ,  階層 ,  評価