特許

J-GLOBAL ID：201803019774874818

消去デバイアスを用いてメモリを動作させる装置、及び方法

発明者： 丹沢 徹
出願人/特許権者： マイクロン テクノロジー, インク.
代理人 (2件)： 大菅 義之 ,  野村 泰久
公報種別：公表公報
出願番号（国際出願番号）：特願2017-544891
公開番号（公開出願番号）：特表2018-525764
出願日： 2017年04月27日
公開日（公表日）： 2018年09月06日
要約：

メモリを動作させる方法は、第1の半導体材料中に第1の電圧レベルを、且つ、第2の半導体材料中に第2の電圧レベルを発生させる処理であって、第1の半導体材料は、消去動作において、直列接続されたメモリセルのストリングの第1のメモリセルグループ用の各チャネル領域を形成し、第2の半導体材料は、消去動作において、直列接続されたメモリセルのストリングの第2のメモリセルグループ用の各チャネル領域を形成する、第1の電圧レベルおよび第2の電圧レベルを発生させる処理を含み、第1の電圧レベルおよび第2の電圧レベルを発生させつつ、第3の電圧レベルを第1のメモリセルグループの制御ゲートに印加し、第4の電圧レベルを第2のメモリセルグループの制御ゲートに印加する。装置は、半導体材料の各部分に隣接する、直接接続されたメモリセルのストリングの異なるメモリセルグループであって、半導体材料の各部分が、第1の導電型を有し、第2の導電型を有する半導体の部分により第1の導電型を有する半導体の隣接部分から離隔されている、異なるメモリセルグループと、消去動作中において、それぞれの異なるメモリセルグループのメモリセルの制御ゲートに対し、個々の異なる電圧レベルを印加するよう構成されるコントローラと、を含む。【選択図】図6

請求項（抜粋）：

消去動作中に、直列接続されたメモリセルのストリングの第1のメモリセルグループのためのチャネル領域を形成する第1の半導体材料において、第1の電圧レベルを発生させ、 前記第1の半導体材料において前記第1の電圧レベルを発生させながら、前記直列接続されたメモリセルのストリングの、第2のメモリセルグループのためのチャネル領域を形成する第2の半導体材料において、前記第1の電圧レベルよりも低い第2の電圧レベルを発生させ、 前記第1の半導体材料において前記第1の電圧レベルを発生させ、且つ、前記第2の半導体材料において前記第2の電圧レベルを発生させながら、第3の電圧レベルを前記第1のメモリセルグループの制御ゲートに印加し、前記第3の電圧レベルよりも低い第4の電圧レベルを前記第2のメモリセルグループの制御ゲートに印加する、 処理を含む、メモリを動作させる方法。

IPC (6件)：

G11C 16/14 ,  G11C 16/04 ,  H01L 27/115 ,  H01L 21/336 ,  H01L 29/788 ,  H01L 29/792

FI (7件)：

G11C16/14 100 ,  G11C16/04 170 ,  H01L27/11556 ,  H01L27/1157 ,  H01L27/11582 ,  H01L27/11524 ,  H01L29/78 371

Fターム (24件)：

5B225CA21 ,  5B225DC08 ,  5B225DC12 ,  5B225EA05 ,  5B225FA01 ,  5F083EP02 ,  5F083EP17 ,  5F083EP22 ,  5F083EP32 ,  5F083EP76 ,  5F083ER21 ,  5F083GA05 ,  5F083GA09 ,  5F083GA10 ,  5F083JA35 ,  5F083MA06 ,  5F083MA19 ,  5F101BA01 ,  5F101BA41 ,  5F101BB02 ,  5F101BD22 ,  5F101BD30 ,  5F101BD34 ,  5F101BE07

引用特許：

出願人引用 (2件)

• 半導体記憶装置
  公報種別：公開公報   出願番号：特願2014-051934   出願人：株式会社東芝
• 不揮発性半導体記憶装置
  公報種別：公開公報   出願番号：特願2013-062258   出願人：株式会社東芝