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J-GLOBAL ID：200902001910001599   Reference number：89A0098483

Optimization of multilevel combination logic using annealing approach.

アニーリング手法を利用した多重レベル組合せ論理の最適化

Author (2)： CHIA W-K (LSI Logic Corp., CA, USA) ,  CHOU Y-M (LSI Logic Corp., CA, USA)
Material： Proceedings of the IEEE Midwest Symposium on Circuits and Systems  (MWSCAS)
Volume： 30th  Page： 1070-1073  Publication year： 1988 
JST Material Number： D0551A  ISSN： 1548-3746  Document type： Proceedings
Article type： 原著論文  Country of issue： United States (USA)  Language： ENGLISH (EN)

Thesaurus term： combinational circuit ,...
Semi thesaurus term： アニーリング【データ】

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JST classification (1)： General  (NC03161C)

Terms in the title (6)： アニーリング ,  手法 ,  多重 ,  組合せ ,  論理 ,  最適化