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J-GLOBAL ID：201702245348521133   Reference number：17A0191604

FPGAを用いた計算処理の高速化技術 1.FPGAアクセラレーションを用いたアプリケーション実例 1-2 ネットワーク検索エンジン及びディープニューラルネットワークの高速化

Author (3)： NAKAHARA HIROKI (東京工大) ,  INOUE KAZUNARI (明石工高専) ,  NAKADA HIDEMOTO (産業技術総合研 人工知能研究セ)
Material： 電子情報通信学会誌  (Journal of the Institute of Electronics, Information and Communication Engineers)
Volume： 100  Issue： 2  Page： 87-91  Publication year： Feb. 01, 2017 
JST Material Number： F0019A  ISSN： 0913-5693  Document type： Article
Article type： 解説  Country of issue： Japan (JPN)  Language： JAPANESE (JA)

Thesaurus term： *FPGA ,  *fast computation ,  *acceleration(velocity) ,  *network ,  *search engine ,  *neural network(biomodel) ,  ASIC ,  LSI ,  central processing unit ,  microprocessor ,  special purpose processor ,  cost ,  consumed electric power ,  classification
Semi thesaurus term： *hardware acceleration ,  *deep neural network ,  full-custom LSI ,  graphical processing unit ,  research direction ,  packet classification

JST classification (4)： Computer networks  (JC03000K) ,  Artificial intelligence  (JE08000Z) ,  Semiconductor integrated circuit  (NC03162T) ,  Special-purpose arithmetic and control units  (JC04030Y)

Reference (33)：

• D.E. Taylor, ′′Survey and taxonomy of packet classification techniques,′′ ACM Comput. Surv., vol. 37, no. 3, pp. 238-275, 2005.
• P. Gupta and N. McKeown, ′′Packet classification on multiple fields,′′ ACM Sigcomm, Aug. 1999.
• R. Tucker, ′′Optical packet-switched WDM networks : a cost and energy perspective,′′ OFC/NFOEC2008, 2008.
• H. Nakahara, T. Sasao, H. Iwamoto, and M. Matsuura, ′′LUT cascades based on edge-valued multi-valued decision diagrams : Application to packet classification,′′ IEEE J. Emerg. Sel. Topics Circuits Syst., vol. 6, no.1, pp. 73-86, 2016.
• H. Song and J.W. Lockwood, ′′Efficient packet classification for network intrusion detection using FPGA,′′ FPGA, pp. 238-245, 2005.

Terms in the title (7)： FPGA ,  計算 ,  高速化 ,  アクセラレーション ,  アプリケーション ,  検索エンジン ,  ディープニューラルネットワーク