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J-GLOBAL ID：200902158536231700   整理番号：00A0573686

ボデイ(電位)を固定できる部分トレンチ分離(PTI)法を用いた,バルクでのレイアウトと整合性を持った0.18μmSOI-CMOS技術

Bulk-Layout-Compatible 0.18μm SOI-CMOS Technology Using Body-Fixed Partial Trench Isolation (PTI).

著者 (9件)： HIRANO Y (Mitsubishi Electric Corp., Hyogo, JPN) ,  MAEDA S (Mitsubishi Electric Corp., Hyogo, JPN) ,  MATSUMOTO T (Mitsubishi Electric Corp., Hyogo, JPN) ,  IWAMATSU T (Mitsubishi Electric Corp., Hyogo, JPN) ,  YAMAGUCHI Y (Mitsubishi Electric Corp., Hyogo, JPN) ,  IPPOSHI T (Mitsubishi Electric Corp., Hyogo, JPN) ,  MAEGAWA S (Mitsubishi Electric Corp., Hyogo, JPN) ,  INUISHI M (Mitsubishi Electric Corp., Hyogo, JPN) ,  NISHIMURA T (Mitsubishi Electric Corp., Hyogo, JPN)
資料名： Proceedings. IEEE International SOI Conference  (Proceedings. IEEE International SOI Conference)
巻： 1999  ページ： 131-132  発行年： 1999年 
JST資料番号： W0784A  ISSN： 1078-621X  資料種別： 会議録 (C)
記事区分： 短報  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： トランジスタ性能の進歩に対する要求が強い中で,絶縁基体上シリ...

シソーラス用語： MOS集積回路 ,...

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分類 (1件)： 半導体集積回路  (NC03162T)

タイトルに関連する用語 (6件)： 電位 ,  トレンチ ,  法 ,  バルク ,  整合性 ,  CMOS技術