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J-GLOBAL ID：201602231433259826   整理番号：16A0654356

Mbit1T-1MTJ STT-MRAM試験チップを用いたについてによるMTJのための歩留り改善の実証【Powered by NICT】

Demonstration of Yield Improvement for On-Via MTJ Using a 2-Mbit 1T-1MTJ STT-MRAM Test Chip

著者 (16件)： Koike Hiroki ,  Miura Sadahiko ,  Honjo Hiroaki ,  Watanabe Toshinari ,  Sato Hideo ,  Sato Soshi ,  Nasuno Takashi ,  Noguchi Yasuo ,  Yasuhira Mitsuo ,  Tanigawa Takaho ,  Muraguchi Masakazu ,  Niwa Masaaki ,  Ito Kenchi ,  Ikeda Shoji ,  Ohno Hideo ,  Endoh Tetsuo
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2016  号： IMW  ページ： 1-4  発行年： 2016年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 電流ダイナミックランダムアクセスメモリ(DRAM)デバイスに匹敵する高密度スピン移動トルク磁気ランダムアクセスメモリ(STT-MRAM)デバイスを実現するためには,メモリセルサイズ低減のための新しい技術を開発する鍵である。我々の研究室では,メモリセル面積を大幅に低減できることをバイアホール以上での磁気トンネル接合(MTJ)のための化学的-機械的研磨(CMP)に基づいた調製技術を報告した。本論文では,まず,Mビット級STT-MRAM試験チップにMTJ作製技術を導入し,メモリセル動作収率の改善を実証した。Copyright 2016 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： 研磨 ,  電流 ,  記憶素子 ,  DRAM ,  バイアホール ,  *歩留り
準シソーラス用語： 磁気トンネル接合 ,  スピントルク ,  高密度 , 【Automatic Indexing@JST】

分類 (2件)： パターン認識  (JE07000S) ,  図形・画像処理一般  (JE04010I)

タイトルに関連する用語 (5件)： STT-MRAM ,  試験 ,  MTJ ,  歩留り ,  実証