文献

J-GLOBAL ID：201702225378588046   整理番号：17A0214218

サブ10nm統合のための負性静電容量FinFETの完全連成3次元デバイスシミュレーション【Powered by NICT】

Fully coupled 3-D device simulation of negative capacitance FinFETs for sub 10 nm integration

著者 (6件)： Ota Hiroyuki (National Institute of Advanced Industrial Science and Technology, Ibaraki, Japan) ,  Ikegami Tsutomu (National Institute of Advanced Industrial Science and Technology, Ibaraki, Japan) ,  Hattori Junichi (National Institute of Advanced Industrial Science and Technology, Ibaraki, Japan) ,  Fukuda Koichi (National Institute of Advanced Industrial Science and Technology, Ibaraki, Japan) ,  Migita Shinji (National Institute of Advanced Industrial Science and Technology, Ibaraki, Japan) ,  Toriumi Akira (Graduate School of Engineering, The University of Tokyo, Tokyo, Japan)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2016  号： IEDM  ページ： 12.4.1-12.4.4  発行年： 2016年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： サブ10nmゲート長で負性容量FinFET(NC FinFETs)の性能は,新しく開発された技術計算機援助設計(TCAD)シミュレーションで解析した。シミュレーションはLandau-Khalatnikov(L K)方程式を三次元のFinFETのための物理的方程式とした。ゲート-ドレイン結合によるNC強化のためにNC FinFETにおける短チャネル効果に対する優れた免疫を明らかにし,初めて可能にした。ゲート長10nmのNC FinFETは,従来のFinFETのエネルギー効率を26倍以上で動作すると予測される。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： 短チャネル効果 ,  計算機械 ,  エネルギー効率 ,  *三次元 ,  シミュレーション
準シソーラス用語： TCAD ,  ゲート長 ,  *デバイスシミュレーション ,  *FinFET , 【Automatic Indexing@JST】

分類 (1件)： トランジスタ  (NC03070N)

タイトルに関連する用語 (6件)： サブ ,  統合 ,  負性静電容量 ,  FinFET ,  3次元 ,  デバイスシミュレーション