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J-GLOBAL ID：201702259164007541   整理番号：17A0027995

LER:新興のSTT-RAMキャッシュのための最小誤り率交替アルゴリズム

LER: Least-Error-Rate Replacement Algorithm for Emerging STT-RAM Caches

著者 (3件)： Hosseini Monazzah Amir Mahdi (Department of Computer Engineering, Sharif University of Technology, Tehran, Iran) ,  Farbeh Hamed (Department of Computer Engineering, Sharif University of Technology, Tehran, Iran) ,  Miremadi Seyed Ghassem (Department of Computer Engineering, Sharif University of Technology, Tehran, Iran)
資料名： IEEE Transactions on Device and Materials Reliability  (IEEE Transactions on Device and Materials Reliability)
巻： 16  号： 2  ページ： 220-226  発行年： 2016年 
JST資料番号： W1320A  ISSN： 1530-4388  CODEN： ITDMA2  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： スピントランスファトルクRAM(STT-RAM)は,オンチップキャッシュのスタティックRAM(SRAM)に取って代わる最も有望な技術である。STT-RAMの主要な問題のひとつは,書込み動作における確率的スイッチングによる高い誤り率である。キャッシュ交替アルゴリズムは,キャシュの多数の書込み動作において主要な役割を果たしている。この事実により,STT-RAMキャッシュの新しい課題を考慮して,キャッシュ交替アルゴリズムを再設計することが必要である。本論文では,L2キャッシュの誤り率を減らすために,最小誤り率(LER)と呼ばれるキャッシュ交替アルゴリズムを提案した。主要な考えは,書込み動作において最小の誤り率をこうむるラインに受入ブロックを置くことである。それは,キャッシュセットにおいてラインと受入ブロックのコンテントを比較することにより行われた。最小最近使用(LRU)アルゴリズムと比較して,LERは,性能と動的エネルギー消費のオーバヘッドをそれぞれ約1.4%と3.6%減らし,誤り率を二倍減らした。さらに,LERはシステムに対し面積オーバヘッドを課さない。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST

シソーラス用語： *RAM【メモリ】 ,  キャッシュメモリ ,  トルク ,  スピントロニクス ,  誤り率 ,  確率論 ,  スイッチング ,  データ書込 ,  スピントルク
準シソーラス用語： キャッシュ ,  スピントランスファトルク

分類 (1件)： 半導体集積回路  (NC03162T)

タイトルに関連する用語 (6件)： LER ,  RAM ,  キャッシュ ,  誤り率 ,  交替 ,  アルゴリズム