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J-GLOBAL ID：201702261608001710   整理番号：17A0328659

超低電圧パイプラインその場誤り検出技術:解析と最適化【Powered by NICT】

In Situ Error Detection Techniques in Ultralow Voltage Pipelines: Analysis and Optimizations

著者 (5件)： Jin Wei (Columbia University, New York, NY, USA) ,  Kim Seongjong (Columbia University, New York, NY, USA) ,  He Weifeng (Shanghai Jiao Tong University, Shanghai, China) ,  Mao Zhigang (Shanghai Jiao Tong University, Shanghai, China) ,  Seok Mingoo (Columbia University, New York, NY, USA)
資料名： IEEE Transactions on Very Large Scale Integration (VLSI) Systems  (IEEE Transactions on Very Large Scale Integration (VLSI) Systems)
巻： 25  号： 3  ページ： 1032-1043  発行年： 2017年 
JST資料番号： W0516A  ISSN： 1063-8210  CODEN： ITCOB4  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 超低電圧(ULV)回路におけるプロセス,電圧および温度変動に対する高い耐性を達成するために,その場誤り検出と訂正(EDAC)技術を紹介した。しかし,誤り検出能力を付加回路は,大きなハードウェアオーバヘッドを招く,特により大きな遅延変動性のためにULV。本論文では,筆者らは,三種の逐次要素に基づくパイプラインフリップフロップ,二相ラッチ,パルスラッチにおける誤り検出技術のハードウェアオーバヘッドを解析した。サイクル借用能力を利用して,順序論理面積を低減する二相ラッチベースおよびパルスラッチベースパイプラインの誤り検出レジスタのスパース挿入と呼ばれる手法を提案した。さらに,EDACハードウェアオーバヘッドを低減するためにULV回路における多重V_tセルライブラリを用いた遅延パディング方法を提案した。提案した技術は,65nm CMOSでの0.35Vで動作するベンチマーク六段のパイプラインに適用した。分析結果は,提案した技術は従来のEDAC技術と比較して総面積を26%~33%及び2.9~4.3による誤り検出レジスタ数×できることを示した。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： *電圧 ,  多重化 ,  ベンチマーク ,  温度変動 ,  *誤り検出 ,  レジスタ ,  パッド ,  *最適化 ,  透視図法 ,  CMOS
準シソーラス用語： セルライブラリ ,  *低電圧 , 【Automatic Indexing@JST】

分類 (2件)： 固体デバイス計測・試験・信頼性  (NC03040G) ,  半導体集積回路  (NC03162T)

タイトルに関連する用語 (5件)： 低電圧 ,  パイプライン ,  誤り検出 ,  解析 ,  最適化