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J-GLOBAL ID：201702264335143886   整理番号：17A0829005

オンチップクロック発生のためのLCベースDCOを用いたHDL合成注入同期PLL【Powered by NICT】

An HDL-synthesized injection-locked PLL using LC-based DCO for on-chip clock generation

著者 (7件)： Yang Dongsheng (Dept. Physical Electronics, Tokyo Institute of Technology, 2-12-1-S3-27, Ookayama, Meguro-ku, Tokyo 152-8552 Japan) ,  Deng Wei (Dept. Physical Electronics, Tokyo Institute of Technology, 2-12-1-S3-27, Ookayama, Meguro-ku, Tokyo 152-8552 Japan) ,  Liu Bangan (Dept. Physical Electronics, Tokyo Institute of Technology, 2-12-1-S3-27, Ookayama, Meguro-ku, Tokyo 152-8552 Japan) ,  Narayanan Aravind Tharayil (Dept. Physical Electronics, Tokyo Institute of Technology, 2-12-1-S3-27, Ookayama, Meguro-ku, Tokyo 152-8552 Japan) ,  Siriburanon Teerachot (Dept. Physical Electronics, Tokyo Institute of Technology, 2-12-1-S3-27, Ookayama, Meguro-ku, Tokyo 152-8552 Japan) ,  Okada Kenichi (Dept. Physical Electronics, Tokyo Institute of Technology, 2-12-1-S3-27, Ookayama, Meguro-ku, Tokyo 152-8552 Japan) ,  Matsuzawa Akira (Dept. Physical Electronics, Tokyo Institute of Technology, 2-12-1-S3-27, Ookayama, Meguro-ku, Tokyo 152-8552 Japan)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： ASP-DAC  ページ： 13-14  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 本論文では,オンチップクロック発生のための本研究のLCベースDCOを用いたHDL合成注入同期位相同期ループを提案した。LC DCOの優れた雑音性能は既存の設計間の最高性能を達成するために提案した合成可能なPLLを可能にした。65nm CMOSプロセスで作製した0.12mm~2の面積を占めるだけでこのプロトタイプは,3.0GHzで0.142ps統合ジッタを示し,4.6mWを消費する。は 250.3dBの性能指数(FoM)の性能を達成し,それは,合成したPLLは最新の最良である。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： CMOS ,  *注入同期 ,  プロトタイプ ,  位相同期ループ ,  ジッタ ,  雑音特性 ,  性能指数

分類 (2件)： 半導体集積回路  (NC03162T) ,  発振回路  (NC05020Y)

タイトルに関連する用語 (6件)： オンチップ ,  クロック発生 ,  DCO ,  HDL ,  注入同期 ,  PLL