特許
J-GLOBAL ID：201103037691306784
論理回路
発明者：
,
出願人/特許権者：
代理人 (1件)：
真田 有
公報種別：特許公報
出願番号（国際出願番号）：特願2004-176140
公開番号（公開出願番号）：特開2004-362597
特許番号：特許第3790534号
出願日： 2004年06月14日
公開日（公表日）： 2004年12月24日
請求項（抜粋）：
【請求項1】 n2(n2は2のm2乗なる整数,ここでm2は2以上の偶数)ビットからなる第1の入力信号とn2ビットからなる第2の入力信号の反転信号とが入力され、該第1の入力信号と該第2の入力信号の反転信号との半加算演算を行なう半加算演算部と、
該第1の入力信号と該第2の入力信号の反転信号とを所定数ビットごとに区切って全加算演算を行ない、その結果を複数の状態信号を用いて第q1キャリー,第q2キャリー,第q3キャリー,第q4キャリーとして出力する第1演算部と、
該第q1キャリーと該第q2キャリーとの論理積情報を複数の状態信号を用いて第q5キャリーとして出力するとともに、該第q3キャリーと該第q4キャリーとの論理積情報を複数の状態信号を用いて第q6キャリーとして出力する第2演算部と、
少なくとも、該第q5キャリーと該第q6キャリーとからn2ビット全てのキャリーの論理積情報を複数の状態信号を用いて第q7キャリーとして出力する第3演算部とをそなえ、
該半加算演算部の出力と、該第q7キャリーとの排他的論理和を行ない全加算演算結果を行なう第4演算部とをそなえて構成されたことを特徴とする、論理回路。
IPC (2件)：
G06F 7/505 ( 200 6.01)
, H03K 19/20 ( 200 6.01)
