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J-GLOBAL ID：201602237106057701   整理番号：16A1063574

SAR ADCベースTDCを用いた3.6GHz低雑音分数-NディジタルPLL【Powered by NICT】

A 3.6 GHz Low-Noise Fractional-N Digital PLL Using SAR-ADC-Based TDC

著者 (4件)： Xu Zule (Department of Physical Electronics, Tokyo Institute of Technology, Tokyo, Japan) ,  Miyahara Masaya (Department of Physical Electronics, Tokyo Institute of Technology, Tokyo, Japan) ,  Okada Kenichi (Department of Physical Electronics, Tokyo Institute of Technology, Tokyo, Japan) ,  Matsuzawa Akira (Department of Physical Electronics, Tokyo Institute of Technology, Tokyo, Japan)
資料名： IEEE Journal of Solid-State Circuits  (IEEE Journal of Solid-State Circuits)
巻： 51  号： 10  ページ： 2345-2356  発行年： 2016年 
JST資料番号： B0761A  ISSN： 0018-9200  CODEN： IJSCBC  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 低帯域内位相雑音を達成する分数Nディジタル位相同期ループ(PLL)を提案した。位相検出は,チャージポンプと低電力と小面積を持つ逐次近似レジスタアナログ-ディジタル変換器(SAR-ADC)を用いて本提案の10ビット,0.8ps分解能時間-ディジタル変換器(TDC)を用いた。TDCの潜時を設計構築ブロックによって検討した。分数スパーは二重ループ最小平均二乗(LMS)キャリブレーションによって減少した。ΔΣレスとMOSバラクタ少ないLCディジタル制御発振器(DCO)は,周波数分解能が橋かけ容量技術を用いた7kHz(または2.6aFの単位可変容量)に増強された提案した。65nm CMOSプロセスを用いて作製した0.38mm~2の活性面積を占めると50MHzの基準周波数で9.7mWの電力を消費しているプロトタイプチップ。測定インバンド位相雑音は1~5MHzのループ帯域幅を持つ110.0~107.8dBc/Hz dBc/Hzである。Copyright 2016 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： 可変容量ダイオード ,  変換器 ,  周波数帯 ,  電力 ,  分解能 ,  位相雑音 ,  帯域幅 ,  位相 ,  *ディジタル方式 ,  CMOS
準シソーラス用語： 周波数分解能 ,  時間ディジタル変換器 ,  低電力化 ,  チャージポンプ回路 ,  *低雑音 , 【Automatic Indexing@JST】

分類 (4件)： 周波数変換回路  (NC05030J) ,  発振回路  (NC05020Y) ,  AD・DA変換回路  (NC05080M) ,  半導体集積回路  (NC03162T)

タイトルに関連する用語 (6件)： SAR ,  ADC ,  TDC ,  低雑音 ,  分数 ,  ディジタルPLL