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J-GLOBAL ID：201702215567827369   整理番号：17A0143068

CPUに適合するVR挙動解析のためのメニーコアのスケーラブルな3D表現【Powered by NICT】

CPU Meets VR: A Scalable 3D Representation of Manycores for Behavior Analysis

著者 (7件)： Kato Hiromasa ,  Shimaya Satoshi ,  Fujimoto Keisuke ,  Kameda Tomoya ,  Hong Tran Thi ,  Takamaeda-Yamazaki Shinya ,  Nakashima Yasuhiko
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2016  号： CANDAR  ページ： 375-380  発行年： 2016年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 現代のマイクロプロセッサはコアと複雑な構造の数を持つ,マルチレベルキャッシュなど。現代の複雑なプロセッサの挙動解析は,ソフトウェア性能最適化,プロセッサアーキテクチャ研究,教育目的のために重要である。現在,数ツールであるプロセッサシミュレータ,デバッガとプロファイラのようなプロセッサの挙動をチェックするために利用可能である。しかし,これらのツールはキャッシュミスの総数のような統計的情報のみを提供するため,内容を理解する努力をした。それ故,本論文では,3D VR(Virtual Reality)システムを用いて内部マイクロプロセッサ挙動の新しい表現法を提案した。提案した方法は,プロセッサ上のコアの数にスケーラブルである。スケーラブル3D空間で効率的に表現するために,約グラフィックス成分の配置と形状,及び情報の抽象的表現を検討した。また,提案した方法でプロトタイプシステムを実装し,「1「ゲームエンジン。本システムは,プロセッサシミュレータの出力結果として命令当たりサイクル(IPC)のキャッシュミスと数を示した。プロトタイプシステムの評価結果をシステムである3D画像の許容品質の限られた3D空間上の広範囲プロセッサ構成を表示できることを示した。,本方法は現代的マルチコアプロセッサアーキテクチャへの利用に適している。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： マイクロプロセッサ ,  演算プロセッサ ,  教育 ,  ソフトウェア ,  品質 ,  *三次元
準シソーラス用語： 三次元画像 ,  ゲームエンジン ,  三次元空間 ,  キャッシュミス ,  プロファイラ ,  デバッガ ,  プロセッサアーキテクチャ ,  性能最適化 ,  *挙動解析 , 【Automatic Indexing@JST】

分類 (2件)： ディジタル計算機方式一般  (JC02010O) ,  計算機システム開発  (JD02010R)

タイトルに関連する用語 (5件)： CPU ,  VR ,  挙動解析 ,  3D ,  表現